ML145170
兰斯代尔
半导体，
公司
针
说明
数字接口
引脚
DIN
串行数据输入端（引脚5 ）
比特流开始于最显著位（MSB）
并移入在CLK的低电平到高电平的转换。该位
图案是1字节（8比特）长访问C或配置
寄存器， 2个字节（16比特）来访问N寄存器或3个字节
（24位）来访问R寄存器。此外，在R寄存器
可以用一个15位传输进行访问（参照表1） 。一
用于复位设备可选图案示于图13 。
中的C，N和R寄存器的值在不改变
移，因为数据传送到寄存器是CON-
由ENB控制。
比特流既不需要地址，也没有转向位因
创新BitGrabber寄存器。因此，在所有的位
流可被用于三个寄存器的数据。随机
任何寄存器的访问提供（即寄存器可
在任何顺序访问） 。数据被保持在寄存器中
在2.7〜 5.5 V的格式的供应范围如图
.
图13，图14 ，图15，和16 。
DIN一般开关接近VDD的50％ ，最大限度噪音
免疫力。该输入可直接连接到CMOS
设备与输出保证切换近轨到轨。
当连接到NMOS和TTL器件，无论是水平
移位器（ MC74HC14A ， MC14504B ）或1上拉电阻
为10kΩ必须使用。参数选型时考虑
该驱动装置中，最大的电阻是最坏情况下的人工晶体
可耐受的功率消耗，和最大数据速率。
表1.寄存器访问
（最高位被移入第一， C0 ， N0 ，与R0的最低有效位）
数
时钟的
9〜 13
8
16
15或24
其他值
≤
32
值> 32
访问
注册
见图13
寄存器C
N寄存器的
R寄存器
无
见图
24 – 31
位
命名法
（ RESET ）
C7, C6, C5,…, C0
N15, N14, N13,…, N0
R14, R13, R12,…, R0
CLK
串行数据时钟输入（引脚7 ）
低到高的，在锭可用的时钟偏移位transistion ，
而高到低的转换转向从D-位了。该芯片的
16-1 / 2级移位寄存器是静态的，允许的时钟频率下
为直流以连续或间歇模式。
四，以8个时钟周期后5个时钟周期
所需的复位器件;这是可选的。 8个时钟周期
需要访问C寄存器。十六个时钟周期
所需要的N个寄存器。 15或24个循环可以用于
访问R寄存器（见表1和图13，图14 ，图15，
和16） 。对于级联器件，参见图24至31 。
CLK的典型开关接近VDD的50％ ，并具有一
施密特触发输入缓冲器。慢CLK的上升和下降时间
是允许的。见DIN末段的更多信息
化。
页面
8
26
记
以保证在上电复位的正常操作
（ POR ）电路， CLK引脚必须在潜在举行
要么在上电期间的VSS或VDD引脚。即，
CLK输入不应浮动或切换时
VDD引脚从0斜坡到至少2.7 V如果CON-
.
CLK引脚的控制是不是在上电时实用，
在图13中所示的初始化序列必须被使用。
ENB
ACTIVE -LOW
启用
输入端（引脚6 ）
该引脚用于激活串行接口，以允许
数据传送至/从设备。当ENB是在惰性
高状态，换挡受到抑制， Dout的被迫的
高阻抗状态，并且该端口的初始化被保持
状态。将数据传输到该设备， ENB （它必须启动
未激活的高点）被拉低，串行传输是通过研发和制作
in
CLK和ENB被收回高。低到高的转变
上ENB传输数据到C ，N或R寄存器取决于
根据表1中的数据流的长度。
记
在ENB转换不能尝试，而CLK
高。这使得该设备不同步
与微控制器。同步发生
当ENB为高电平和CLK为低。
该输入也施密特触发和近50 ％的开关
于VDD，从而最大限度地减少装载错误的机会
数据到寄存器中。见DIN为更多的末段
信息。
DOUT
三态串行数据输出（引脚8 ）
数据被送出16-1 / 2级移位寄存器的
通过Dout的在CLK的高到低的转换。这个输出
看跌期权是一种无连接，除非使用的方式之一显示
下面讨论过。
Dout的可以被反馈到MCU / MPU执行
环绕式串行数据的测试。这可以是一个系统的一部分
支票电源进行了测试系的完整性
TEM的处理器，PC板走线，焊点等。
最后， Dout的方便故障排除系统和每
MITS器件级联。
参考
引脚
OSCIN / OSCOUT
参考振荡器输入/输出（引脚1,2 ）
这些销形成一个基准振荡器，当连接到
外部并联谐振晶体的终端。频率
所推荐的设置的适当值的电容器
水晶供应商从每个引脚与地（最多连接
最多各，包括杂散电容30 pF的） 。一
1.0外部反馈电阻5.0 MΩ连接
直接穿过针，以确保扩增的线性运算
费里。各组分的需要的连接示于
图9 。
如果需要的话，一个外部时钟源可以是交流耦合方式
OSCIN 。一0.01
µF
耦合电容器，用于测量
目的是推荐的最小尺寸
发出
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LANSDALE [ LANSDALE SEMICONDUCTOR INC. ]
