ML145145
LANSDALE半导体公司
引脚说明
输入引脚
D0 – D3
数据输入（ PDIP - 引脚2 ， 1 ， 18 ， 17 ; SOG - 销2 ， 1 ， 20 ， 19 ）
在这些输入信息被传递到内部
锁定时， ST输入为高电平状态。 D3是最显
nigicant位。
中f
频率输入（ PDIP - 引脚3 ， SOG - 引脚4 ）
输入到÷合成N个部分。中f通常派生
从环VCO和交流是夫妻。对于较大的幅度显
的NAL （标准CMOS - 逻辑电平）的直流耦合可以被使用。
OSCIN / OSCOUT
参考振荡器输入/输出（ PDIP - 引脚6,7 ; SOG
- 引脚7,8）
CON组时，这些引脚组成一个片上参考振荡器
连接至一个外部并联谐振晶体的终端。
适当的值，频率设定电容必须CON组
连接的从OSCIN到地和OSCOUT接地。 OSCIN
也可以用作输入一个外部产生的基准
信号。此信号通常是交流耦合到OSCIN但对于
大振幅信号（标准CMOS逻辑电平） DC
耦合也可以使用。在外部的refrence模式，无
连接需要OSCOUT 。
A0 – A2
地址输入（ PDIP - 销8 ， 9 ， 10 ， SOG - 销9 ， 10 ， 12 ）
A0，A1和A2被用来定义该锁存器接收到
在数据输入线的信息。地址指
以下锁存器：
锁存器，选通脉冲的下降沿锁存的数据进入锁存器。这
引脚通常应保持低电平，以避免加载锁存器
无效的数据。
输出引脚
PDOUT
单端鉴相器输出（ PDIP - 引脚12 ， SOG
=引脚14）
相位检测器的三态输出，用作环路误差
信号。
频率fv > FR或FV领导：负脉冲
频率fv < FR或FV滞后：正脉冲
频率FV = FR和同相：高阻抗
状态
LD
锁定检测器信号（ PDIP - 引脚13 ， SOG - 引脚15 ）
当环路被锁定高电平（ FR，相同相位的Fv和
频率）。脉冲，当环路失锁低。
φV ， φR
相位检测或输出（ PDIP - 引脚12 ， SOG - 引脚14 ）
这些相位检测器的输出可用于外部相结合
环路误差信号。单端输出也可用于
为此目的（见PDOUT ） 。
如果频率fv大于FR或如果FV的相位是
主导，则错误信息由提供
φV
脉冲低。
φR
基本上仍然很高。
如果FV = FR的次数都是同相的，则既
φV
和
φR
居高不下除了一个很小的时间近郊
外径时都输出低脉冲同相。
REFOUT
缓冲基准输出（ DIP - 引脚16 ， SOG - 引脚18 ）
片上参考振荡器或外部的缓冲输出
提供参考输入信号。
电源引脚
VSS
地（ PDIP - 引脚4 ， SOG - 引脚5 ）
电路接地
VDD
正电源（ PDIP - 引脚5 ， SOG - 引脚6 ）
正电源电压的范围可以从3.0到9.0 V
相对于VSS 。
ST
频闪传输（ PDIP - 引脚11 ， SOG - 引脚13 ）
频闪传输数据的上升沿到解决
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问题B
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