可编程逻辑器件3256A
®
在系统可编程高密度PLD
特点
•高密度可编程逻辑
- 128个I / O引脚
- 11000 PLD盖茨
- 384寄存器
- 高速全球互联
- 宽输入选通高速计数器，国家
机，地址解码器等
- 小逻辑块大小为随机逻辑
•高性能é
2
CMOS
®
技术
—
f
最大
= 90 MHz的最高工作频率
—
t
pd
= 12 ns的传播延迟
• TTL兼容的输入和输出
- 电可擦除和可重复编程
- 非易失性
- 100％测试在制造时
- 未使用的产品长期关机节省电源
•在系统可编程
- 5V在系统可编程（ ISP ™ ）用格子
ISP或边界扫描测试（ IEEE 1149.1 ）协议
- 提高生产良率，减少时间用于─
市场和提高产品质量
- 重新编程锡焊设备的快速调试
• 100 ％的IEEE 1149.1边界扫描兼容
•提供使用和快速的系统的易用性
可编程逻辑器件速度与密度和灵活性
现场可编程门阵列
- 完整的可编程器件可以结合胶
逻辑和结构化设计
- 增强的引脚锁定功能
- 五个专用时钟输入引脚
- 同步和异步时钟
- 可编程的输出压摆率控制要最大
程度降低开关噪声
- 灵活的引脚布局
- 优化的全球路由池提供全球
互联
• ispDesignEXPERT ™ - 逻辑编译器和COM-
完整的ISP器件设计系统免受高密度脂蛋白
合成THROUGH在系统编程
- 业绩卓越的品质
- 紧密集成了领先的CAE供应商工具
- 提高生产率的时序分析，探索
工具，时序仿真和ispANALYZER ™
- PC和UNIX平台
功能框图
输出路由池
H3
输出路由池
输出路由池
G3
ð Q
H2
H1
H0
G2
G1
G0
边界
扫描
A1
A2
和阵列
OR
ARRAY
ð Q
F2
F1
双胞胎
GLB
F0
ð Q
ð Q
A3
ð Q
OR
输出路由池
ð Q
ARRAY
ð Q
B1
B2
ð Q
E2
E1
全球路由池
B3
C0
C1
C2
C3
D0
D1
D2
D3
E0
输出路由池
输出路由池
0139A
描述
所述可编程逻辑器件3256A是一个高密度可编程逻辑
含384寄存器， 128通用I / O引脚器件，
5专用时钟输入管脚，八个输出路由
池（ ORP）和全球路由池（ GRP ）的
允许所有的这些之间完全相互连通
元素。在系统可编程逻辑器件3256A配备5V的系统
可编程性和系统诊断功能。
在系统可编程逻辑器件3256A提供非易失性可重编程
的逻辑，以及互连，以提供真正的
可重构系统。
逻辑的可编程逻辑器件3256A设备上的基本单位是
双床通用逻辑块（ GLB双床）标记的A0 ， A1 ... H3 。
总共有32双床GLBs在系统可编程逻辑器件3256A是
装置。每双GLB有24个输入，一个可编程
与门阵列和两个或/异或阵列，和八
可配置的输出是任combinato-
里亚尔或注册。所有双GLB的输入来自
GRP 。
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1999年5月
3256a_09
1
输出路由池
B0
E3
输出路由池
A0
F3
LATTICE [ LATTICE SEMICONDUCTOR ]
