MV78200
硬件规格
9.6.6.6
DDR2 SDRAM 200 MHz接口AC时序表
200兆赫@ 1.8V
描述
SYM BOL
FCK
tDOVB
tDOVA
tDIPW
tDQSH
tDQSL
TDSS
tDSH
tDQSS
tWPRE
tWPST
总胆固醇
TCL
TDSI
tDHI
tAOVB
tAOVA
tIPW
0.50
0.50
0.35
0.35
0.35
0.34
0.34
-0.11
0.35
0.41
0.45
0.45
-0.55
1.50
2.25
0.80
0.67
民
200.0
-
-
-
-
-
-
-
0.11
-
-
0.55
0.55
-
-
-
-
-
最大
单位
兆赫
ns
ns
TCK
TCK
TCK
TCK
TCK
TCK
TCK
TCK
TCK
TCK
ns
ns
ns
ns
TCK
笔记
-
-
-
-
-
-
1
1
-
-
-
1
1
-
-
1, 2
1, 2
-
表49 ： DDR2 SDRAM 200 MHz接口AC时序表
时钟频率
DQ和DM有效输出时间DQS转换前
DQS过渡期后DQ和DM的有效输出时间
DQ和DM输出脉冲瓦特IDþ
DQS输出高电平脉冲瓦特IDþ
DQS输出低电平脉冲瓦特IDþ
DQS下降沿到CLK- CLKN上升沿
DQS从CLK - CLKN上升沿下降沿
CLK- CLKN上升沿到输出的DQS的上升沿
DQS瓦特仪式序言
DQS瓦特仪式后同步
CLK- CLKN高层瓦特IDþ
CLK- CLKN低-level瓦特IDþ
DQ相对于DQS过渡输入建立时间
DQ输入保持相对于DQS的过渡时间
地址和控制的有效输出时间之前CLK- CLKN上升沿
地址后CLK- CLKN上升沿有效控制输出时间
地址和控制输出脉冲瓦特IDþ
注意事项：
一般性意见：所有时序值瓦特ERE测量从VREF到VREF ，除非指定otherw伊势。
一般性意见：所有输入时序值，假设为1 V / ns最小转换速率（压摆率从Vref的+/- 125 mV的测量） 。
一般评论： TCK = 1 / FCK 。
一般性意见：对于所有的信号，负载是CL = 16 pF的。
1.本时序值在CLK / CLKN交叉点确定。
2.该定时值后的CLK - CLKN上升沿定义瓦特母鸡地址和控制信号输出¼tCK 。
欲了解更多信息，请参见寄存器的设置。
MV- S104671 - U0版本C
第92页
文档分类：专有信息
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2008年，初步12月6日，
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