256MB （ 16梅格X 4位× 4 -银行） SDRAM
引脚功能：
48SD6404
CLK （
输入引脚
):
CLK是主时钟输入到该引脚。其他的输入信号被称为在CLK崛起
边缘。
CS （
输入引脚
):
当CS为低时，命令输入周期变为有效。当CS为高电平时，所有的输入都是
忽略不计。然而，内部操作（存储体激活，突发操作等）被保持。
RAS ， CAS
和
WE （
输入引脚
):
虽然这些引脚名称相同的那些常规的DRAM ，
它们的功能以不同的方式。操作的命令（读，写等）依赖于这些引脚定义
组合的其电压电平。有关详细信息，请参阅命令操作部分。
A0
TO
A12 (
输入引脚
):
行地址（ AX0到AX12 ）由A0在银行主动决心A12级
指令周期CLK上升沿。列地址（ AY0到AY9 ， A11）由A0至A9确定，A11水平
的读或写命令周期的CLK上升沿。这列地址变成突发存取开始
地址。 A10定义了预充电模式。当A10 =高在预充电命令周期，所有银行
被预充电。但是，当A10 =低的预充电命令周期，只有银行被选中的
BA0 / BA1 （ BS ）是预充电。有关详细信息，请参见命令操作部分。
BA0 / BA1 （
输入引脚
):
BA0 / BA1是银行选择信号（ BS） 。该48SD6404的存储器阵列被划分
到银行0 ，银行1 ，银行2和组3的48SD6404包含8192行×2048列×4位。如果BA0
和BA1是低，银行选择0 。如果BA0是低和BA1是高，银行1被选中。如果是BA0和高
BA1是低，银行2中选择。如果包是高和BA1是高，银行3被选中。
CKE （
输入引脚
):
该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个CLK的上升沿
边缘是有效的。如果CKE是低电平，下一个CLK的上升沿是无效的。该引脚用于
掉电模式下，
时钟挂起模式
和
自刷新模式。
1
DQM （
输入引脚
):
DQM的控制输入/输出缓冲器
读操作：如果DQM为高电平时，输出缓冲器变成高阻抗。如果DQM为低时，输出缓冲
变低-Z 。 （ DQM的过程中读取的等待时间为2个时钟周期）。
写操作：如果DQM为高电平时，前面的数据被保持（即新数据不被写入） 。如果DQM是低，
的数据被写入。 （ DQM的写作过程中的等待时间为0个时钟周期）。
DQ0
TO
DQ3 （ DQ
引脚
):
数据被输入到与输出从这些引脚（ DQ0至DQ3 ） 。
V
CC和
V
CC
Q (
电源引脚
):
3.3V被施加。 （V
CC
为内部电路和V
CC
Q是对于输出
缓冲区。 ）
V
SS和
V
SS
Q (
电源引脚
):
接地连接。 （V
SS
为内部电路和V
SS
Q是对于
输出缓冲器。
1.自刷新只能在温度低于70使用
°C
05年1月11日第2版
内存
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