128MB ： X4，X8 ， X16
SDRAM
功能说明
在一般情况下，在128兆SDRAM芯片（8梅格×4 ×4银行
4梅格×8× 4银行和2梅格×16× 4银行）四核
该工作在3.3V和包括同步的银行的DRAM
理性接口（所有的信号都登记在正
时钟信号CLK ）的边缘。每X4年代33,554,432-
位银行的组织结构4096行通过2048列由
4比特。每X8的33554432位银行的组织结构
作为4096行通过1024列由8位。每X16的
33554432位银行的组织结构4096行512
列由16位。
读取和写入访问到SDRAM被爆ori-
ented ;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始时的注册AC-
TIVE命令，然后接着是读或
写命令。地址位重合注册
与ACTIVE命令用于选择银行
和被访问的行（ BA0和BA1选择银行， A0〜
A11选择行） 。地址位（4个： A0 -A9 ， A11 ; X8 ：
A0 -A9 ; X16 ： A0 - A8）与读取注册重合
或写命令被用来选择起始协作
UMN地点为突发访问。
之前的正常运行中，SDRAM进行初始
化的。以下部分提供了详细的信息
化覆盖设备的初始化，寄存器定义，
命令说明和设备操作。
注册德网络nition
模式寄存器
模式寄存器是用来定义特定模式
的SDRAM的操作。这种去连接nition包括
选择一个突发长度，突发类型， CAS延迟时间，一个的
操作模式和写突发模式，如图
图1中的模式寄存器经由负荷编程
模式寄存器命令，并会保留存储
信息，直到它再次被编程或设备
断电。
模式寄存器位M0 -M2指定突发长度，
M3的指定脉冲串的类型（顺序或交织） ，
M4 - M6指定CAS延迟， M7和M8指定
操作模式， M9特定网络上课的写突发模式，
M10和M11是为将来使用而保留的。
当所有银行都可以通过模式寄存器必须加载
空闲状态，并且控制器必须等待指定的时间
之前开始后续的操作。违反的EI
疗法的这些要求将导致不确定的OP-
累加器。
突发长度
读取和写入访问到SDRAM被爆ori-
ented ，与脉冲串长度是可编程的，如
在图1中所示的突发长度确定了马克西
列位置的妈妈数目可被访问
对于给定的READ或WRITE命令。 1突发长度，
2 ，4或8的位置可用于这两个顺序
和交错突发类型，以及一个全页突发是
可用于连续型。全页突发是
配合使用的BURST TERMINATE的COM
命令来生成任意的突发长度。
保留国家不应该使用，因为未知的OP-
关合作或不符合将来的版本可能会重新
SULT 。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。
所有的突发起飞的地方访问这个块中，
这意味着将爆裂，如果一个块内包装
边界为止。该块由唯一地选
A1 -A9 ， A11 （4个） ， A1- A9 （ X8 ） ，或A1- A8 （ X16 ）突发时
长度被设置为2 ;由A2 -A9 ， A11 （4个） ， A2 -A9 （ X8 ） ，或A2-
A8 （ ×16）时的突发长度设置为4 ;和A3 -A9 ，
A11 （ X4 ） ， A3 -A9 （ X8 ） ，或A3 -A8 （ X16 ），突发长度时，
被设置为8 。剩余的（至少显著）地址
位（或多个） （是），用于在选择的起始位置
块。整版阵阵如果内页包装
边界为止。
初始化
SDRAM芯片必须被加电并初始化一个
预定义的方式。比其他的操作流程
这些规定可能会导致不确定的操作。一旦
电源施加到V
DD
和V
DD
Q（同时）和
时钟稳定（稳定的时钟被定义为一个信号
内的时钟规定的时序约束循环
针） ，将SDRAM需要100μs的延迟之前发行
任何命令不是一个命令抑制或NOP等。
开始在这方面的一些点100μs的周期和反对
至少通过这期间， COM-的端tinuing
MAND抑制或NOP指令应适用。
一旦100μs的延迟已经得到满足，至少
一个命令抑制或NOP命令已
施加一个预充电命令应该被应用。所有
银行然后必须被预充电，由此将所述
设备中的所有银行闲置状态。
一旦处于闲置状态，两个自动刷新周期
必须执行。之后自动刷新周期
完成后， SDRAM已经准备好模式寄存器亲
编程。因为该模式寄存器将在一个通电
未知状态，应该施加任何之前加载
作战指挥。
128MB ： X4，X8 ， X16 SDRAM
128MSDRAM_E.p65 - 英文内容;酒馆。 1/02
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