128MB ： X32 SDRAM
特点
SDR SDRAM
MT48LC4M32B2 - 1兆欧×32× 4银行
特点
• PC100兼容
•完全同步;所有注册的积极信号
系统时钟的边沿
•内部流水线操作;可以列地址
可以改变每个时钟周期
•内部银行隐藏行存取/预充电
•可编程突发长度： 1 ， 2 ， 4 ， 8 ，或整页
•自动预充电，同时包括自动预充电
和自动刷新模式
•自刷新模式（而不是AT设备提供）
•自动刷新
- 64毫秒， 4096周期刷新（值为15.6μs /行;商业用
CIAL和工业）
- 为16ms ， 4096周期刷新（ 3.9μs /行;汽车）
• LVTTL兼容的输入和输出
•单3.3V ± 0.3V电源
•支持CAS延迟（CL）的1，2，和3中
表1 ：地址表
参数
CON组fi guration
刷新计数
行寻址
银行地址
列寻址
4梅格×32
1梅格×32× 4银行
4K
4K A [ 11 ： 0 ]
4 BA [ 1：0]
256 A[7:0]
选项
•配置
- 4梅格×32 （ 1兆×32× 4组）
•封装 - OCPL
- 86针TSOP II （ 400万）
- 86针TSOP II （ 400万）无铅
- 90球VFBGA （8毫米X 13毫米）
- 90球VFBGA （8毫米X 13毫米）有铅
免费
•时间（周期时间）
- 为6ns （ 166兆赫）
- 为7ns （ 143兆赫）
•修订
•工作温度范围
=商业（ 0 ° C至+ 70 ° C）
=工业（ -40 ° C至+ 85°C ）
- 汽车（ -40℃至+ 105℃ ）
注意事项：
1.关中心分界线。
2.可在-6和-7 。
3.联系美光的可用性。
记号
4M32B2
TG
P
F5
B5
-6
-7
： G， ：L
无
IT
AT
表3 ：128MB （ X32 ） SDR品名
产品编号
MT48LC4M32B2TG
MT48LC4M32B2P
MT48LC4M32B2F5
MT48LC4M32B2B5
注意：
架构
4梅格×32
4梅格×32
4梅格×32
4梅格×32
表2 ：关键时序参数
CL = CAS （ READ ）延迟
速度
GRADE
-6
-7
时钟
频率
166兆赫
143兆赫
ACCESS
时间
CL = 3
5.5ns
5.5ns
格局
时间
1.5ns
2ns
HOLD
时间
1ns
1ns
1. FBGA设备解码器：
PDF ： 09005aef80872800
128mb_x32_sdram.pdf - 牧师P 9/11 EN
1
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