ADVANCE
‡
256MB ： X16 ， X32
2.5V V
EXT
, 1.8V V
DD
, 1.8V V
DD
Q， RLDRAM
降低延迟
DRAM （ RLDRAM ）
特点
• 2.5V V
EXT
, 1.8V V
DD
, 1.8V V
DD
Q I / O
•循环银行寻址的最大数据输出
带宽
•非复用地址
•非中断连续爆出两（ 2位
预取）和四（4位预取）的DDR
•目标600万桶/ S / P数据速率
5-8 •可编程读取延迟（ RL ）
•数据有效信号（ DVLD ）激活，读取的数据
可用的
•数据屏蔽信号（ DM0 / DM1 ）先屏蔽和
写数据脉冲串的第二部分
• IEEE 1149.1标准的JTAG边界扫描
•伪1.8V HSTL I / O电源
•内部自动预充电
•刷新要求： 32ms的100 ° C的结
温度（ 8K刷新每家银行， 64K刷新
必须在每个总要为32ms发出命令）
MT49H8M32 - 1兆欧×32× 8银行
MT49H16M16 - 2梅格×16× 8银行
对于最新的数据资料，请参考美光
网站：
www.micron.com/dramds
144球T- FBGA
选项
•时钟周期时序
3.3ns （ 300兆赫）
为4ns （ 250兆赫）
为5ns （ 200兆赫）
•配置
8梅格×32
（ 1梅格×32× 8银行）
梅格16 ×16
（ 2梅格×16× 8银行）
•包
144球的11mm X 18.5毫米T- FBGA
记号
-3.3
-4
-5
MT49H8M32FM
MT49H16M16FM
行/列地址复用，并优化
快速的随机访问和高速带宽。
RLDRAM被设计用于通信的数据
像发送或货仓接收缓冲区中telecommuni-
阳离子的系统，以及数据或指令高速缓存
应用程序需要大量的内存。
FM
电初始化
由于RLDRAM不具有指定的复位
函数，下面的过程必须被执行
责令initalize内部状态机，稳压器，
并迫使DRAM是在就绪状态。
•接通电源，然后再启动时钟
•接通电源后，需要为200ps的初始暂停
• 2个时钟MRS命令，并设置标准模式
注册1个时钟（ 2假人加1有效刘健集）
•8个更新周期（最小） ，一个在每家银行和
由2048个周期（分离
t
MRSC必须满足
MRS和第一个REF指令之间）
•准备好正常运行（
t
在最后一个RC周期
refresh命令）
有效的部件号
产品型号
MT49H8M32FM-xx
MT49H16M16FM-xx
描述
8梅格×32
梅格16 ×16
概述
美光
®
256MB低延迟DRAM
（ RLDRAM ）包含内存可接近8家银行x32Mb
sible与32位或16位的I / O的双数据速率（ DDR ）
其中数据被提供，并与同步格式
差分回波时钟信号。 RLDRAM不需要
256 ： X16 ， X32 RLDRAM
MT49H8M32_3.p65 - 修订版3 ，酒吧。 6月2日
1
© 2002年，美光科技公司
‡
制品
和规格此讨论评估和仅供参考，并有可能改变由
MICRON ，恕不另行通知。仅保证产品美光符合Micron的生产数据表规格。
MICRON [ MICRON TECHNOLOGY ]
