ADVANCE
4 MEG ×8 ， 4的MEG ×9 ， 2的MEG ×18 ， 1的MEG ×36
1.8V V
DD
， HSTL ， QDRIIb2 SRAM
一般说明（续）
由于数据可以被转移进和移出的
两个时钟的每个上升沿设备（ K和K ＃ ，C
和C ＃ ） ，内存带宽最大化，同时系
统的设计是通过消除总线简化开启
变通。
深度扩展完成与港口选择
每个端口（读R· ，写为W＃ ），其在接收到
ķ上升沿。端口选择允许独立的端口
操作。
所有同步输入通过寄存器CON-
由K或K＃输入时钟上升沿控制。活跃
低字节写入（ BWX ＃ ）许可证字节或半字节写
选择。写数据和字节写操作被登记
既K和K ＃的上升沿。寻址
内的每个脉冲串的2是固定的，连续的， begin-
宁具有最低和最高的结尾
地址。所有同步数据输出通过
通过的上升沿控制的输出寄存器
输出时钟（如果提供的C和C ＃ ，否则K和
K#).
四个球都是用于实现JTAG测试capabili-
领带：测试模式选择（ TMS ） ，测试数据输入（ TDI ） ，测试
时钟（ TCK ）和测试数据输出（ TDO ） 。 JTAG的电路是
用于以串行移位数据和从SRAM中。 JTAG
投入使用JEDEC标准的1.8VI / O电平移位数据
在操作的这个测试模式。
该SRAM采用+ 1.8V电源供电，工作
所有输入和输出都是HSTL兼容。该
器件非常适合于应用程序中受益
从一个高速，充分利用不足的DDR数据总线。
请参考美光公司的网站（ www.micron.com/
sramds ）
最新的数据表。
读/写操作
所有总线事务上的不间断运行
突发的两个数据，要求总线的一个完整的时钟周期
利用率。将得到的好处是，短数据
交易数据可以留在操作上两条总线
提供的地址速率可以通过保持
所述系统（2×时钟频率）。
读周期是流水线。该请求被启动
通过断言R· LOW日K上升沿。数据被传递
使用C和C ＃作为之后的K＃的上升沿（吨+ 1）的
输出时序参考或使用K和K＃ ，如果C和C ＃
绑高。如果C和C ＃是绑高，他们可能不会
设备操作期间进行切换。输出三态
自动进行控制，使得所述总线是
如果没有数据被传递释放。此证
篇章SRAM的系统，没有复杂的OE时机
一代。返回到回读周期开始
每K个上升沿。
图2
功能框图： 2梅格×18
n
地址
R#
W#
K
K#
n
地址
注册处
＆放大器;逻辑
W#
BW0#
BW1#
D（ DATA IN ）
R#
K
K#
18
数据
注册处
＆放大器;逻辑
36
WR
ř Ë
I G
T
E 2
WD
R R
I I
吨V
E E
R
2
n
x 36
内存
ARRAY
S
E A
NM
S·P
（E S）
36
MUX
RO
ê ú
克叔
P
AU
T
C
C, C#
or
K, K#
36
O
U
T
P
U
T
S
E
L
E
C
T
O
U
T
P
U
T
B
U
F
F
E
R
18
Q
（数据输出）
2
K
CQ ， CQ ＃
（回波时钟输出）
注意：
1.功能框图给出了简化设备操作。见真值表，球描述和时序图
的详细信息。在×8 ， ×9 ，和对x36的操作是相同的，与深度和宽度的apporpriate调整。
2. n = 20
36MB ： 1.8V V
DD
， HSTL ， QDRIIb2 SRAM
MT54W2MH18B_A.fm - 冯9/02
2
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