茂矽
V54C3128804VAT
高性能133分之143 / 125MHz的
3.3伏16M ×8的同步DRAM
4银行X的4Mbit ×8
初步
7PC
系统频率（F
CK
)
时钟周期时间（T
CK3
)
时钟存取时间（t
AC3
） CAS延时= 3
时钟存取时间（t
AC2
） CAS延时= 2
143兆赫
7纳秒
5.4纳秒
5.4纳秒
7
143兆赫
7纳秒
5.4纳秒
6纳秒
8PC
125兆赫
8纳秒
6纳秒
6纳秒
I
4银行X的4Mbit ×8的组织
I
高速数据传输速率高达143 MHz的
I
全同步动态RAM ，所有的信号
参考时钟的上升沿
I
单脉冲RAS接口
I
数据掩码为读/写控制
I
由BA0 & BA1控制四家银行
I
可编程CAS延时： 2,3
I
可编程的缠绕顺序：顺序或
交错
I
可编程突发长度：
1，2， 4，8和顺序类型
1，2， 4，8为交错型
I
多个突发读取与单写操作
I
自动和控制预充电命令
I
随机列地址每CLK （ 1 -N规则）
I
掉电模式
I
自动刷新和自刷新
I
刷新间隔： 4096次/ 64毫秒
I
可提供54引脚400密耳的TSOP -II
I
LVTTL接口
I
+ 3.3V单
±
0.3 V电源
特点
描述
该V54C3128804VAT是四银行同步的
被划分为4银行知性DRAM X的4Mbit X 8
V54C3128804VAT实现高速数据传输
FER速率高达143 MHz的采用芯片架构设计师用手工
tecture该预取多个比特，然后
的输出数据同步到系统时钟
所有的控制，地址，数据输入和输出的
电路用的正边缘同步
外部提供的时钟。
操作四个存储体中跨
时尚阔叶允许随机访问操作
发生在更高的速率比用标准
DRAM的。最多的连续和无缝数据速率
143兆赫可以根据突发长度，
CAS延迟和设备的速度等级。
设备使用图
操作
温度
范围
0
°
C至70
°
C
包装外形
T
•
访问时间（纳秒）
7PC
•
动力
标准。
•
7
•
8PC
•
L
•
温度
标志
空白
V54C3128804VAT 1.4修订版2000年11月
1
MOSEL [ MOSEL VITELIC, CORP ]
