V54C3256(16/80/40)4V(T/S/B)
的256Mbit SDRAM
3.3伏, TSOP II / SOC BGA / WBGA
封装16M ×16 , 32M ×8 , 64M ×4
初步
CILETIV LESO M
6
系统频率(F
CK
)
时钟周期时间(T
CK3
)
时钟存取时间(t
AC3
) CAS延时= 3
时钟存取时间(t
AC2
) CAS延时= 2
166兆赫
6纳秒
5.4纳秒
5.4纳秒
7PC
143兆赫
7纳秒
5.4纳秒
5.4纳秒
7
143兆赫
7纳秒
5.4纳秒
6纳秒
8PC
125兆赫
8纳秒
6纳秒
6纳秒
特点
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4银行X的4Mbit ×16组织
4银行X的8Mbit ×8的组织
4银行x16Mbit ×4组织
高速数据传输速率高达166 MHz的
全同步动态RAM ,所有的信号
参考时钟的上升沿
单脉冲RAS接口
数据掩码为读/写控制
由BA0 & BA1控制四家银行
可编程CAS延时: 2,3
可编程的缠绕顺序:顺序或
交错
可编程突发长度:
1,2, 4,8为顺序类型
1,2, 4,8为交错型
多个突发读取与单写操作
自动和控制预充电命令
随机列地址每CLK ( 1 -N规则)
掉电模式
自动刷新和自刷新
刷新间隔: 8192次/ 64毫秒
可提供54引脚TSOP II , 60球和WBGA
BGA SOC
LVTTL接口
+ 3.3V单
±0.3
V电源
描述
该V54C3256 ( 16/80/40 ) 4V ( T / S / B)为一个四
银行同步DRAM被划分为4银行X
为4Mbit ×16 , 4银行X的8Mbit ×8或4库x 16Mbit的
X 4. V54C3256 ( 16/80/40 ) 4V (T / S / B )实现
高速数据传输速率高达166 MHz的经
采用的芯片架构,预取多
的PLE位,然后将数据输出到同步
系统时钟
所有的控制,地址,数据输入和输出的
电路用的正边缘同步
外部提供的时钟。
操作四个存储体中跨
时尚阔叶允许随机访问操作
发生在更高的速率比用标准
DRAM的。最多的连续和无缝数据速率
166 MHz的可能取决于突发长度,
CAS延迟和设备的速度等级。
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设备使用图
操作
温度
范围
0 ° C至70℃
包装外形
T / S / B
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访问时间(纳秒)
6
•
动力
8PC
•
7PC
•
7
•
标准。
•
L
•
温度
标志
空白
V54C3256 ( 16/80/40 ) 4V (T / S / B ) 1.6修订版2002年9月
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