摩托罗拉
半导体技术资料
低偏移的CMOS PLL时钟
司机
该MC88915时钟驱动器采用锁相环
技术锁定其低偏移输出“的频率和相位
到一个输入参考时钟。它被设计用来提供时钟
分配用于高性能个人计算机和工作站。
该PLL允许高电流，低偏移输出锁定
到一个时钟输入和分发它基本上是零
推迟到电路板上的多个组件。该PLL也允许
的MC88915乘以一个低频输入时钟和
在更高的（ 2X ）系统频率在本地分发。多种
88915的可以锁定到一个单一的参考时钟，这是理想
对于应用程序时，中央系统时钟必须
分布式同步到多个板（见图7） 。
五个的“Q”输出端（ QO- Q4）的设置有小于500
其上升沿之间的ps歪斜。 Q5的输出反相
从“Q”输出端（ 180°相移） 。该2X_Q输出运行
在“Q”输出频率的两倍，而Q / 2奔跑在1/2的
“Q”的频率。
压控振荡器的设计优化运行在20兆赫和
在2X_Q的Fmax规范。图5中的接线图
细节的不同反馈的配置而打造
特定的输入/输出频率之间的关系。可能
的“Q”输出频率比与SYNC输入是2 ：1，
为1：1和1： 2 。
该FREQ_SEL引脚提供一个位可编程
除以在PLL的反馈路径。它选择的
分频1和分频2 VCO的其信号之前
到达芯片的内部时钟分配部分（见
第2页框图） 。在大多数应用
FREQ_SEL应保持高电平（ ÷ 1 ） 。如果一个低频
参考时钟输入时，抱着FREQ_SEL低（ ÷ 2 ）将
允许压控振荡器，以在其最佳范围（ >20 MHz）的运行。
在正常的锁相操作PLL_EN销被保持
高。拉PLL_EN引脚为低电平禁止VCO和看跌期权
在静态“测试模式”的88915 。在这种模式下，没有
在输入时钟，这是必要的频率限制
低频电路板的测试环境。第二同步
输入可以用来作为测试时钟输入，以进一步简化
板级测试（参见第11页的详细说明） 。
锁定指示输出（ LOCK ）变高时，环路
在稳态相位和频率锁定。 LOCK输出
将变低，如果相位锁定丢失或当PLL_EN引脚为低电平。
在一定条件下锁定输出可以保持低，甚至
虽然部分被锁相。因此LOCK输出
信号不应该被用来驱动任何有源电路;它应该
只用于被动监测或评估目的。
产量曲面造型与绝经年限是Motorola，Inc.的商标。
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MC88915
特点
•
五个输出（ QO - Q4）与输出输出扭曲< 500
ps的每个都是相位和频率锁定到同步
输入
•
相位变化，从部件到部件的SYNC之间
和反馈输入小于550 PS（来源于
理事会（TPD）规范，它定义了部件到部件
歪斜）
•
输入/输出的1的锁相环频率比：2， 1 ：1，
和2：1的可
•
输入频率范围在5MHz - 2X_Q FMAX规格
•
在2X和附加输出可用2系统的“ Q”
频率。另外一个Q（ 180°相移）输出可
•
所有输出都
±36
mA驱动（等于高和低） ，在
CMOS电平，以及可驱动CMOS或TTL逻辑电平。
所有的输入是TTL电平兼容
•
测试模式引脚（ PLL_EN ）为低频
测试。两个可选的时钟输入，测试或
冗余的目的
RST
4
反馈
REF_SEL
SYNC[0]
VCC（ AN）的
RC1
GND（ AN）的
SYNC[1]
5
6
7
8
9
10
11
12
FREQ_SEL
13
GND
14
Q0
15
VCC
16
Q1
17
GND
18
PLL_EN
VCC
3
Q5
2
GND
1
Q4
28
VCC
27
2X_Q
26
25
24
23
22
21
20
19
Q/2
GND
Q3
VCC
Q2
GND
LOCK
28引脚引脚
（ TOP VIEW ）
FN后缀
塑料PLCC
CASE 776-02
订购信息
MC88915FN55 PLCC
MC88915FN70 PLCC
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摩托罗拉1997年公司
1
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