MU9C8328以太网接口
引脚说明
持续
/ WE （写使能输入， TTL ）
/ WE确定数据流的方向进入或退出
该MU9C8328的处理器接口。它还确定
的/ W到当处理器是LANCAM状态
访问MU9C8328的内部LANCAM寄存器。
如果/ WE为低电平时，数据被写入到所选择的寄存器
由A （ 2-0 ）总线。如果/ WE为高电平时，则数据被读出
出由A （ 2-0 ）总线选择寄存器。
A（ 2-0 ） （地址总线，输入，TTL ）
A（ 2-0 ）选择在MU9C8328内部寄存器
由主处理器存取如表1所示。
A（ 2-0 ）是由下降沿/锁存为。
D（ 15-0 ） （数据总线， I / O ，三态TTL ）
D（ 15-0 ）是处理器的数据总线的流入和流出的
MU9C8328 ，和被解复用的内部寄存器作为
由A （ 2-0 ）总线选择。如果选择的寄存器是
控制，状态或操作码寄存器，当/ WE为低，
D（ 15-0 ）上的SYSCLK的第二个上升沿被装入
后两者/ AS和/ CS为低电平。当/ WE为高电平，
从选定的寄存器的数据输出到D （ 15-0 ）
ð Q1 5
ð Q1 3
ð Q1 2
ð Q1 4
ð Q1 1
ð Q1 0
GN ð
VCC
GN ð
VCC
ð Q9
ð Q8
总线上SYSLCK后两者/ AS中的第二个上升沿
和/ CS为低电平。对于CAM的访问，写入或读
当准备返回高操作完成。如果
/ CS为高电平时，或者，如果数据没有被读出的
MU9C8328 ，输出缓冲器进入高态。国内
推倒标称50K的电阻。
READY （就绪，输出，三态， TTL ）
当写入的控制，状态或操作码寄存器，
READY变为低电平系统时钟的第一个上升沿
后两者/ AS和/ CS为低电平，并在返回HIGH
系统时钟的下一个上升沿。对于从这些读周期
寄存器就绪可能只显示一个负向尖峰
在SYSCLK后两者/ AS和/ CS的第一个上升沿
低。这些数据将是有效的下一个上升之前
系统时钟的边缘。当写入或从读数/
CAM寄存器， READY将变低的第一个崛起
系统时钟的上升沿后两者/ CS和/ AS低。
4系统时钟周期后高READY回报，
这表明所述CAM写周期将后完成
系统时钟的下一个上升沿。
VCC
ð Q6
80
75
70
65
60
ð Q3
79
78
77
76
74
73
72
71
69
68
67
66
64
63
62
61
59
58
57
56
55
54
53
52
GN ð
51
ð Q7
ð Q5
ð Q4
ð Q2
ð Q1
ð Q0
81
82
83
/FF
/ M F
/权证
/ C M
/E
/W
84
85
86
87
88
89
90
GN ð
VCC
91
92
93
94
/ R （E S） （E T）
RE ADY
/在T
/ W ê
/ A S
/ （C S）
95
96
97
98
99
1 00
50
49
48
47
46
45
44
43
42
性S E R C LK
性S E RDAT
/ R ê Ĵ é （C T）
ñ TE S T OU牛逼
ñ释T_简
GN ð
VCC
MU9C8328-RDC
100引脚PQFP
（ TOP VIEW ）
41
40
39
38
37
36
35
34
33
32
31
/否E TR D ÿ
D0
17
14
19
20
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27
28
10
11
12
13
15
16
18
29
VCC
D15
A1
A0
D13
A2
D12
D11
D14
D10
D9
D8
D7
D6
D5
D4
D3
D2
S y时S·C LK
GN ð
GN ð
VCC
引脚布局图
3
牧师4A
GN ð
VCC
D1
30
2
3
4
5
6
7
1
8
9
MUSIC [ MUSIC SEMICONDUCTORS ]
