纳安解决方案公司
功能说明
NT5DS64M4CT ， NT5DS32M8CT ， NT5DS16M16CT
NT5DS64M4CS ， NT5DS32M8CS ， NT5DS16M16CS
256MB的DDR SDRAM是高速CMOS ，包含268 ， 435 ， 456位动态随机存取存储器。 256MB的
DDR SDRAM在内部配置为四银行DRAM 。
该256Mb的DDR SDRAM采用双数据速率的体系结构来实现高速操作。在双倍数据速率architec-
TURE实质上是一个
2n
预取结构，与一个接口用于传输每时钟周期两个数据字的I / O的
销。为256Mb的DDR SDRAM单个读或写访问由一个单一的
2n-bit
宽，一个时钟周期，在数据传输
内部DRAM芯和两个相应的n比特宽的二分之一时钟周期的数据在I / O引脚的传输。
读取和写入访问到DDR SDRAM是突发式;存取开始在一个选定的位置，并继续对一个亲
在编程顺序编程的地点数量。访问开始激活命令的登记，这是
然后是读或写命令。注册重合的激活命令的地址位被用来选择
银行和行访问（ BA0 ， BA1选择银行; A0 - A12选择行） 。地址位重合注册
与读或写命令被用来选择突发存取的起始列位置。
之前的正常运行中， DDR SDRAM，必须初始化。以下各节提供涵盖的详细信息
设备初始化，寄存器定义，命令描述和设备操作。
初始化
只有以下两个条件之一，必须得到满足。
•在上电或断电给出以下标准未指定的电源排序：
V
DD
和V
DDQ
从单一的电源转换器的输出被驱动
V
TT
符合规格
42欧姆的电阻最低限制从VTT电源的输入电流到任何引脚和
V
REF
跟踪V
DDQ
/2
or
•下面的关系必须遵循：
V
DDQ
后或在V驱动
DD
使得V
DDQ
＆ LT ; V
DD
+ 0.3V
V
TT
后或在V驱动
DDQ
使得V
TT
＆ LT ; V
DDQ
+ 0.3V
V
REF
后或在V驱动
DDQ
使得V
REF
＆ LT ; V
DDQ
+ 0.3V
DQ和DQS输出处于高阻状态，他们在那里停留，直到驱动的正常运行（通过读取访问） 。后
所有的电源和参考电压是稳定的，并且在时钟稳定，在DDR SDRAM中，需要一个为200ps的延迟之前
施加一个可执行指令。
一旦为200ps的延迟已经被满足，一个取消或NOP命令应该被应用，并且CKE必须拉高。
继NOP命令，全部预充电命令必须适用。接下来的一个模式寄存器设置命令必须是
发出的扩展模式寄存器，以使该DLL ，然后一个模式寄存器设置命令必须为发行模式
寄存器，来复位该DLL ，并且对操作参数进行编程。 200个时钟周期，需要在DLL复位和之间
任何读命令。预充电ALL命令应该被应用，将设备中的“所有银行闲置”状态
一旦处于空闲状态时，两种自动刷新周期必须执行。此外，模式寄存器设置命令模式
寄存器，复位DLL位无效（即进行编程，无需重新设定DLL运行参数），必须执行。
下面这些周期中， DDR SDRAM可以正常运行。
DDR SDRAM的可在任何时间在正常操作期间通过产生一个有效命令MRS以任一碱基被重新初始化
或扩展模式寄存器而不影响存储器阵列的内容。的任一模式寄存器中的内容或
扩展模式寄存器可以在任何有效的时间设备操作过程中不影响内部的状态被修改
用于设备更新地址刷新计数器。
商务部＃ 14-02-044版本A ECN ＃ 01-1116
此设备的规格如有变更，恕不另行通知。对于最新的文档，请参阅http://www.nanoamp.com
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