LP2996
DDR
ターミ
ネーシ ン・レギュ
ョ
レータ
2003
年
11
月
固定的布局。 CN
连接一个脚注后重新发布到网上。 SN
添加新的脚注后重新发布到网上。 SN
重新发布到网上的包信息。得到了交换。 SN
发布到网上。 SN
删除下PVIN ， SD ， VDDQ行后组成
動�½�定格
。 SN
组成。 SN
做文字edits.SN
与在ELEC规格组成变化。 DIV 。 SN
与LP2994号31复制直通37. SN曲线加入组成
从LP2994号31复制直通37. SN曲线加入
用形象的负载组成。 SN
要人
DDR
タ ミ
ー ネーシ ン・
ョ レギュ
レータ
2996
LP
邓拉普的机会
20020801
24060
DS200575
LP2996
LP2996
DDR
ター ネーシ ン・レギュ
ミ
ョ
レータ
概要
LP2996
は， JEDEC标准の
SSTL-2
仕様に適合する
DDR-
SDRAM
タ ミ
ー ネーシ ンのリニア・
ョ
レギュ タです。
LP2996
は
レー
負荷変動に対して優れた応答を発揮する高速オペアンプを内蔵
しています。
出力段は
1.5A
の連続電流を供給で さ
き、 らに
DDR-
SDRAM
タ ミ
ー ネーシ ンに求められる最大
3A
の変動ピーク も
ョ
に
対応していますが、貫通電流は発生しません。
V
SENSE
端子を
介した電圧監視によ
り優れた出力負荷レギュ
レーシ ンを実現す
ョ
る と に、チ プセ ト
DDR DIMM
に必要な
V
REF
電圧も生
とも
ッ ッや
成して出力します。
このほか
LP2996
は，挂起到RAM
（ STR ）
機�½をサポー
トす
る テ ブ
低
のシ ッ ダウ
（SD）的
端子を备えています.SD
アク ィ
ャト ン
を
低
にする
と、V
TT
出力は
三州
のハイ ン
・イ ピーダン
テ ブを保ち
ます。本モー
ドでは待機
ス な ますが、V
REF
はアク ィ
と り
時消費電流が小さ なるため、電力節減を図れます。
く
特長
■
■
■
■
■
■
■
■
電流�½ースおよ
び電流シンク
�½�出力電圧オフセ ト
ッ
外付け抵抗不要
リ
ニア・ ポロジー
ト
挂起到内存（ STR ）
機�½
少ない外付け部品
サーマル・シ ッ ダウ
ャト ン
SO-8、PSOP-8、LLP-16
パ ケージで供給
ッ
アプリケーシ ン
ョ
■
DDR -IとDDR- II
ター ネーシ ン電圧に対応
ミ
ョ
■
SSTL - 2とSSTL- 3
ター ネーシ ン
ミ
ョ
■
HSTL
ター ネーシ ン
ミ
ョ
代表的なアプリケーシ ン回路
ョ
20021202
©美国国家半导体公司
DS200575-04-JP
1
NSC [ NATIONAL SEMICONDUCTOR ]
