PE3236
产品speci fi cation
表6. AC特性：
V
DD
= 3.0 V， -40°C <牛逼
A
< 85 ℃，除非另有说明
符号
参数
条件
民
最大
单位
控制接口和锁存器（请参阅图4，图5，图6 ）
f
CLK
t
CLKH
t
CLKL
t
DSU
t
DHLD
t
PW
t
无缝线路
t
CE
t
WRC
t
EC
串行数据时钟频率
串行时钟高电平时间
串行时钟低电平时间
SDATA建立时间SCLK的上升沿， D [ 7 ： 0 ]建立时间为
M1_WR ， M2_WR ， A_WR上升沿
SDATA后SCLK上升沿保持时间， D [ 7 ： 0]保持时间
M1_WR ， M2_WR ， A_WR ， E_WR上升沿
S_WR ， M1_WR ， M2_WR ， A_WR ， E_WR脉宽
SCLK上升沿到S_WR上升沿。 S_WR ， M1_WR ，
M2_WR ， A_WR下降沿到Hop_WR上升沿
SCLK下降沿到E_WR转型
S_WR下降沿到SCLK上升沿。 Hop_WR下降
边S_WR ， M1_WR ， M2_WR ， A_WR上升沿
E_WR过渡到SCLK上升沿
（注1 ）
30
30
10
10
30
30
30
30
30
10
兆赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
主分频器（包括预分频器）
F
in
P
鳍
工作频率
输入电平范围
外部交流耦合
200
-5
2200
5
兆赫
DBM
主分频器（预分频器绕过）
F
in
P
鳍
工作频率
输入电平范围
外部交流耦合
20
-5
220
5
兆赫
DBM
参考分频器
f
r
P
fr
相位检测器
f
c
比较频率
（注3）
20
兆赫
工作频率
参考输入功率（注2 ）
（注3）
单端输入
-2
100
兆赫
DBM
SSB相位噪声（F
in
= 1.3 GHz的，女
r
= 10 MHz时，女
c
= 1.25 MHz的低出生体重= 70 kHz时， V
DD
= 3.0 V，温度= -40°C
)
100 Hz的偏移
1 kHz偏置
注1 ：
注2 ：
注3 ：
-75
-85
dBc的/赫兹
dBc的/赫兹
功能模式测试期间FCLK验证。的功能模式串行编程部分的时钟频率为10 MHz ，以验证FCLK
特定连接的阳离子。
CMOS逻辑电平可以被用来驱动参考输入，如果直流耦合。电压输入需要是最小的0.5 Vp-p的。为了达到最佳
相位噪声性能，参考输入下降沿率应低于80mV的/ ns的速度更快。
参数只能通过特性保证，未经测试。
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第15 6
文档编号70-0026-03
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