PE3240
产品speci fi cation
图2.引脚配置（顶视图）
V
DD
ENH
S_WR
SDATA
SCLK
GND
FSELS
E_WR
V
DD
1
2
3
4
5
6
7
8
9
20
19
18
17
16
15
14
13
12
11
图3.封装类型
20引脚TSSOP
f
r
GND
PD_U
PD_D
V
DD
DOUT
LD
CEXT
GND
F
in
F
in
10
表1.引脚说明
PIN号
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
V
DD
ENH
S_WR
SDATA
SCLK
GND
FSELS
E_WR
V
DD
鳍
F
in
GND
CEXT
LD
DOUT
V
DD
TYPE
（注1 ）
输入
输入
输入
输入
描述
电源输入。输入范围从2.85 V至3.15 V.绕过必需的。
增强模式。当置为低电平（ “0”） ，增强的寄存器位功能。内部70 kΩ的上拉
电阻。
串联负载使能输入。虽然S_WR为“低” ， SDATA可连续计时。主要的寄存器数据
传送到上S_WR上升沿二次寄存器。
二进制串行数据输入。输入数据输入MSB优先。
串行时钟输入。 SDATA被计时串联成20位的主要寄存器（ E_WR “低” ）或8位
增强寄存器（ E_WR “高” ）在SCLK的上升沿。
地面上。
输入
输入
（注1 ）
输入
输入
选择主寄存器的内容（ FSELS = 1）或辅助寄存器（ FSELS = 0）的内部编程
计数器。内部70 kΩ的上拉下拉电阻。
增强的寄存器写使能。虽然E_WR是“高” ， SDATA可串行移入
在SCLK的上升沿增强的寄存器。内部70 kΩ的上拉下拉电阻。
相同的引脚1 。
来自VCO预分频器输入。最大输入频率为2.2 GHz的。
预分频器的互补输入。旁路电容应尽可能靠近此引脚并
串联连接50
Ω
电阻器的接地平面。
地面上。
产量
产量
产量
（注1 ）
PD_U和PD_D逻辑“非”通过终止芯片， 2 kΩ的串联电阻。连接到CEXT
一个外部电容器将低通滤波器的输入端用于驱动LD上的倒相放大器。
锁定检测是CEXT的开漏逻辑反转。当环路处于锁定状态， LD是高阻抗，
否则LD是一个逻辑低电平（ “0”） 。
数据输出功能，DOUT在增强模式下启用。
相同的引脚1 。
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文档编号70-0034-02
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