GNDO
VCCO
Qb2
Qb3
GNDO
GNDO
Qc0
Qc1
VCCO
24 23 22 21 20 19 18 17
16
25
15
26
27
28
29
30
31
32 1
2 3 4
5
6 7 8
14
GNDO
VCCO
VCCO
Qb1
Qb0
Qa4
Qa3
VCO_SEL
fselc
fselb
fsela
MR / OE
REFCLK
GNDI
FBIN
21098765432121098765432109876543210987654321210987654321098765432109876543212109876543210987654321098765432121098765432109876543210987654321
1
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PI6C2952
低电压PLL时钟驱动器
特点
?? ± 100ps的周期到周期抖动
•完全集成的PLL
??输出频率高达180MHz的
??高阻抗输出禁用
??兼容的PowerPC ，Intel和高性能
RISC微处理器
??可配置的输出频率
?? 32引脚LQFP封装（ FB ）
描述
该PI6C2952是3.3V兼容，基于PLL的时钟驱动器
针对高性能时钟应用程序。该设备为特色的
Tures的一个，无需外部元件完全集成的PLL
所需。随着输出频率高达180MHz的和11的低
歪斜输出， PI6C2952非常适合用于高性能
设计。该器件采用全差分PLL设计
优化的抖动和噪声抑制性能。
该PI6C2952功能可单独配置的三家银行
输出。这些银行包括5个输出， 4个输出和2个输出。该
内部除法电路允许用于1输出频率比：1,2 ：1，
3： 1和3 ：2：1 。输出频率的关系是由控制
FSEL频率控制引脚。该FSEL销等方面的投入都
LVCMOS / LVTTL兼容的输入。
该PI6C2952使用外部反馈到PLL。此功能
允许该装置被用来作为一个??零延迟θ缓冲区。任何的
11输出可以用作反馈到PLL 。为了优化PLL
稳定性和抖动性能，在VCO_Sel引脚允许
选择两个VCO范围。对于板级测试中， MR / OE引脚
允许用户以强制输出为高阻抗。对于系统
调试时， PI6C2952 ？的PLL可以绕过。当被迫逻辑
高电平时， PL_LEN输入路线上的参考时钟输入信号
周围的PLL直接将内部分隔。因为信号
通过分频器路由，可能需要的几个转变
参考时钟，以影响在输出端的转换。此功能允许
设计师以单步设计用于调试目的。
该PI6C2952 ？的输出LVCMOS这些优化设计
到驱动端接传输线。对于使用串联应用
端接传输线，每PI6C2952输出可驱动两个
线。这种能力提供了22的有效的扇出，多
够钟对于大多数时钟树设计。
引脚配置
VCCO
Qa2
Qa1
GNDO
Qa0
VCCI
VCCA
PLL_EN
32-Pin
FB
13
12
11
10
9
1
PS8542A
01/30-06
PERICOM [ PERICOM SEMICONDUCTOR CORPORATION ]
