PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
特点
•支持DDR2 SDRAM优化PLL时钟分配
应用程序。
•分配一个差分时钟输入对十差
时钟输出对。
•差分输入( CLK , CLK )和( FBIN , FBIN )
•输入OE / OS : LVCMOS
•差分输出( Y [ 0 : 9 ] , Y [ 0 : 9] ( FBOUT , FBOUT )
•外部反馈引脚( FBIN , FBIN )用于
同步输出到时钟输入。
•可在AV
DD
= 1.8V核心电路和内部PLL ,
和V
DDQ
= 1.8V的差分输出驱动器
•包装(无铅&绿色可用) :
- 52球VFBGA ( NF )
描述
PI6CU877 PLL时钟驱动器用于注册DDR2开发
DIMM应用,工作在1.8V和差分数据输入
和输出电平。
该装置是分发的差分零延迟缓冲器
时钟输入对( CLK , CLK ),以11对差分时钟
输出端,其包括反馈时钟(Y [0: 9 ],Y [ 0: 9 ]; FBOUT ,
FBOUT ) 。
时钟输出由CLK / CLK, FBOUT , FBOUT ,控制
LVCMOS ( OE , OS )和模拟电源输入( AV
DD
) 。当
OE是低电平,除了FBOUT , FBOUT输出,必须禁止
内部PLL继续维持其锁定的频率。
OS是一个程序引脚必须连接到GND或V
DD.
当OS
高时,参考将功能如上所述。当OS为低,
参考对Y7 / Y7没有影响,它们是自由运行的。当AV
DD
is
接地, PLL被关闭,旁路用于测试目的。
当CLK / CLK为逻辑低电平时,器件将进入低功耗
模式。输入逻辑检测电路将检测到逻辑低电平
并执行的低功率状态下,所有的Y [0: 9 ],Y [ 0: 9 ]; FBOUT ,
FBOUT ,和PLL被关闭。
3
Y
0
GND
NB
V
DDQ
NB
NB
V
DDQ
NB
GND
Y
4
引脚配置
1
A
B
C
D
E
F
G
H
J
k
Y
1
Y
1
Y
2
Y
2
CK
CK
AGND
AV
DD
Y
3
Y
3
2
Y
0
GND
GND
V
DDQ
V
DDQ
V
DDQ
V
DDQ
GND
GND
Y
4
4
Y
5
GND
NB
V
DDQ
NB
NB
V
DDQ
NB
GND
Y
9
5
Y
5
GND
GND
OS
V
DDQ
OE
V
DDQ
GND
GND
Y
9
6
Y
6
Y
6
Y
7
Y
7
FB
IN
FB
IN
FB
OUT
FB
OUT
Y
8
Y
8
PI6CU877是一款高性能,低偏移和低抖动PLL
时钟驱动器,并且还能够跟踪扩频时钟
( SSC ) ,从而降低EMI 。
1
PS8689B
08/05/04