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PI6CV855
PLL时钟驱动器的2.5V
SSTL 2 DDR SDRAM内存
产品特点
??为SSTL_2 DDR SDRAM优化PLL时钟分配
应用程序。
??分配一个差分时钟输入对五差
时钟输出对。
•输入（ CLK ， CLK ）和（ FBIN ， FBIN ） ： SSTL_2
•输出（ YX ， YX ） ， （ FBOUT ， FBOUT ） ： SSTL_2
??外部反馈引脚（ FBIN ， FBIN ）用于
同步输出到时钟输入。
•可在AV
DD
= 2.5V核心电路和内部PLL ，
和V
DDQ
= 2.5V的差分输出驱动器
??可用包装：
??塑料28引脚TSSOP
产品说明
PI6CV855 PLL时钟器件的SSTL_DDR SDRAM开发
应用程序。此PLL时钟缓冲器是专为2.5 V
DDQ
和
2.5V AV
DD
运算和差分数据输入和输出电平。
该装置是分发差分时钟信号，零延迟缓冲器
输入对（ CLK ， CLK）五差分对时钟输出
（Y [0： 4 ]，Y [ 0 ：4]）和一个差分对反馈时钟输出
（ FBOUT ， FBOUT ） 。时钟输出由输入控制
时钟（CLK ， CLK） ，所述反馈时钟（ FBIN ， FBIN ），并且
模拟电源输入（ AV
DD
） 。当AV
DD
绑低，
PLL被关闭并旁路用于测试目的。
当输入频率低于建议的检测频
昆西即低于PLL的工作频率，该装置
将进入低功率模式。在低功耗模式下， PLL被关闭，
Y [ 0：4 ]和Y [0： 4]输出三态。
该PI6CV855能够跟踪扩频时钟，以减少
EMI。
框图
引脚配置
Y0
Y0
CLK
CLK
FBIN
FBIN
GND
Y0
Y0
VD ð Q
CLK
CLK
AV D D
AG N D
GND
Y1
Y1
VD ð Q
Y2
Y2
1
2
3
4
5
28
27
26
25
24
Y4
Y4
VD ð Q
GND
FBOUT
FBOUT
VD ð Q
FBIN
FBIN
GND
VD ð Q
Y3
Y3
GND
Y1
Y1
PLL
Y2
Y2
Y3
Y3
Y4
Y4
6
28-Pin
23
L
22
7
8
9
10
11
12
13
14
21
20
19
18
17
16
15
AV
DD
逻辑
和
测试Ciruit
1
PS8545
06/20/01
PERICOM [ PERICOM SEMICONDUCTOR CORPORATION ]
