PLL520-05/-06/-07/-08/-09
低相位噪声压控与乘数（用于100-200MHz基金XTAL）
特点
•
•
100MHz至200MHz的基本模式晶体。
输出范围： 100 - 200MHz的（无乘法） ，
200 - 400MHz的（ 2倍乘数） ， 400 - 800MHz的（4倍
乘数） ，或800MHz的 - 1GHz的（ PLL520-09
TSSOP只， 8倍乘数） 。
高收益设计支持的2pF流浪
电容在200MHz 。
CMOS （标准驱动PLL520-07或可选
驱动PLL520-06 ） ， PECL （启用低PLL520-08
或启用高PLL520-05 ）或LVDS输出
(PLL520-09).
集成的可变电容器。
支持3.3V电源供电。
采用16引脚封装（TSSOP或3x3mm的QFN ）
注： PLL520-06在3x3mm的才有效。
注： PLL520-07采用TSSOP才可用。
引脚配置
（ TOP VIEW ）
VDD
XIN
XOUT
SEL3^
SEL2^
OE
VCON
GND
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SEL0^
SEL1^
GND
CLKC
VDD
CLKT
GND
GND
PLL 520-0x
•
•
•
•
•
GND / DRIVSEL *
SEL0^
10
GND
GND
框图
SEL
OE
VCON
振荡器
扩音器
w/
XIN
集成
变容二极管
XOUT
PLL
（相
锁定
环）
^ ：内部上拉
*： PLL520-06 12脚输出驱动器选择（ DRIVSEL ）
（ 0为高驱动CMOS ， 1为标准驱动CMOS ）
输出使能逻辑电平
产品编号
PLL520-08
PLL520-05
PLL520-06
PLL520-07
PLL520-09
OE
状态
Q
Q
0（默认）
1
0
1（默认）
VCON
输出启用
三州
三州
输出启用
PLL旁路
OE输入：通过PECL电平PLL520-08定义的逻辑状态
通过CMOS电平PLL520-05 / -06 /定义的逻辑状态 -
07/-09
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
www.phaselink.com
转04年9月20日第1页
GND
该PLL520-05 / -06 / -07 / -08 / -09是一个家庭的VCXO
芯片专门用来拉高频
根本的结晶。他们的设计进行了优化，
容忍极间电容的高限
和接合电容，以提高产率。他们
实现非常低的电流流入导致晶体
更好的整体稳定性。其内部变容二极管允许
一个芯片上的频率牵引，由受控
VCON输入。
XIN
XOUT
SEL2^
OE
12
13
14
15
16
1
VDD
描述
11
SEL1^
9
8
7
6
5
GND
CLKC
VDD
CLKT
P520-0x
2
3
4
PLL [ PHASELINK CORPORATION ]
