（初步）
PL611s-15
1.8V - 3.3V PicoPLL
TM
32K可编程时钟
DC特定网络阳离子
参数
电源电流，动态的，
加载CMOS输出
电源电流，动态的，
加载CMOS输出
电源电流，与动态
加载CMOS输出
工作电压
输出低电压
输出高电压
输出电流，低驱动
输出电流，标准的驱动器
输出电流，高驱动
短路电流
符号
I
DD
I
DD
I
DD
V
DD
V
OL
V
OH
I
OSD
I
OSD
I
OHD
I
S
条件
@Vdd=3.3V,30MHz,
load=15pF
@Vdd=2.5V,30MHz,
load=15pF
@Vdd=1.8V,30MHz,
load=5pF
分钟。
典型值。
6.0
3.9
2.1*
马克斯。
单位
mA
mA
mA
1.62
I
OL
= + 4毫安标准的驱动器
I
OH
= -4mA标准的驱动器
V
OL
= 0.4V, V
OH
= 2.4V
V
OL
= 0.4V, V
OH
= 2.4V
V
OL
= 0.4V, V
OH
= 2.4V
V
DD
– 0.4
3.3
3.63
0.4
4
8
16
V
V
V
mA
mA
mA
mA
±50
*注：请查看是否更低的功耗要求PL611s - 16数据表。
PCB布局考虑性能优化
下面的指南，以帮助您与性能优化的PCB设计：
-
保留所有的PCB走线PL611s - 15短
如可能的话，以及保持所有其他的痕迹
尽可能远离它成为可能。
-
当从产生的参考时钟输入
晶体（见上图），将
PL611s -15为FIN尽可能接近的
“ XOUT ”水晶引脚。这将减少交叉
参考输入，而另一个之间的交扰
信号。
-
将环路滤波器（ LF）成分接近
到PL611s -15尽可能的封装引脚。
-
放置一个0.01μF 〜 0.1μF的去耦电容
VDD和GND ，该组件上的
侧PCB ，靠近VDD引脚。它不是
建议将在此组件
背后的PCB板。经历过孔将
降低信号的完整性，从而导致额外的
抖动和相位噪声。
-
强烈建议保持VDD和
接地迹线尽可能短。
-
当连接长的痕迹（ > 1英寸）到
CMOS输出，设计是很重要的
迹线作为传输线或“带状线” ，以
避免反射或振铃。在这种情况下，该
CMOS输出需要被匹配到跟踪
阻抗。通常是“带状线'被设计
为50Ω的阻抗和CMOS输出通常
比50Ω的阻抗更低，因此匹配
可以通过加入串联的电阻来实现
与CMOS输出引脚的“带状”
迹。
-
请联系PhaseLink应用程序
注意，如何设计输出驱动长
痕迹或Gerber文件的PL611s - 15
布局。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转06年7月18日第4页
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