（初步）
PL611s-17
1.8V - 3.3V PicoPLL
TM
KHz到MHz的可编程时钟
功能说明
PL611s - 17是一种高功能的，非常灵活的，先进的可编程的PLL设计的高性能，低
功耗，小尺寸应用。该PL611s -17接受为10kHz的一个参考时钟输入到200MHz ，并且
能够产生两个输出高达125MHz的。这种灵活的设计允许PL611s -17提供任何PLL
产生的频率，女
REF
（参考CLK）的频率或F
REF
/（2 ×P）至CLK0和/或CLK1 。一些设计特点
该PL611s - 17的，提及如下：
PLL编程
中的PLL PL611s -17是完全可编程的。
该PLL装备有一个7位的输入频率
除法器（R-计数器） ，以及一个16位的VCO频率
反馈环路分频器（ M-计数器） 。的输出
PLL被转移到一个4位的交VCO分频器（P-
计数器） 。输出频率由下式确定
下述通式[F
OUT
= F
REF
* （ M / R ）/（2 ×P） ] 。
时钟输出（ CLK0 ）
CLK0是主时钟输出。该PL611s - 17能
还可以被编程，以提供第二时钟
输出， CLK1 ，在可编程I / O引脚（见
OE / PDB / FSEL / CLK1引脚下面说明） 。该
CLK0的输出可配置为PLL输出
(F
VCO
/（2 ×P） ） ，女
REF
（参考文献的Clk频率）输出，或
F
REF
/（2 ×P）的输出。该输出驱动电平可以是
编程为低驱动（ 4mA）时，标准的驱动器
（ 8毫安）或高驱动（ 16毫安） 。最大输出
频率为125MHz的。
时钟输出（ CLK1 ）
在CLK1功能允许PL611s -17有一个
附加的时钟输出。此输出可
编程以执行以下操作之一：
F
REF
- 参考（参考CLK）频率
F
REF
/ 2
CLK0
CLK0 / 2
掉电控制（ PDB ）
掉电（ PDB ）功能，允许用户把
在PL611s - 17成“睡眠模式” 。当被激活
（逻辑“0” ） ， PDB “禁用PLL ，振荡
电路，计数器和所有其他有源电路。在
掉电模式下，IC功耗为<10一。
该PDB引脚集成了一个10M的上拉电阻
赋予逻辑“1”的缺省状态。
在PDB特征可以被编程以允许所述
输出浮动（Z嗨） ，或在“低有效”操作
模式。
频率选择（ FSEL ）
频率选择（ FSEL ）功能允许
PL611s - 17之间的两个预编程的转
输出允许设备“对飞”的频率
切换。该FSEL引脚集成了10M拉
电阻赋予逻辑“1”的缺省状态。
输出使能（ OE ）
输出使能功能允许用户启用
并且通过切换OE禁止时钟输出（S ）
引脚。 OE引脚集成了一个10M的上拉电阻
赋予逻辑“1”的缺省状态。
在OE特征可以被编程以允许所述
输出浮动（Z嗨） ，或在“低有效”操作
模式。
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转07年1月4日第3页
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