（初步）
PL611s-17
1.8V - 3.3V PicoPLL
TM
KHz到MHz的可编程时钟
PCB布局考虑性能优化
下面的指南，以帮助您与性能优化的PCB设计：
- 保持所有的PCB走线PL611s - 17短
可能的，以及保持所有其他痕迹尽可能
远离它成为可能。
- 当从一个产生的参考时钟输入
水晶（见上图） ，将PL611s -17
' FIN '尽可能接近的“ XOUT ”水晶引脚。
这将减少参考值之间的串扰
输入和其它信号。
- 广场环路滤波器（ LF）成分接近
PL611s -17尽可能的封装引脚。
- 将一个0.01 F〜 0.1μF的去耦电容
VDD和GND之间，在组件端
PCB板，接近VDD引脚。它不是
建议将在此组件
背后的PCB板。经历过孔将减少
的信号完整性，从而导致额外的抖动和
相位噪声。
- 强烈建议保持VDD和
接地迹线尽可能短。
- 当连接长的痕迹（ > 1英寸）到一个CMOS
输出，设计的痕迹作为一个重要的是
传输线或“带状线” ，以避免反射或
响。在这种情况下，该
CMOS输出需要被匹配到跟踪
阻抗。通常是“带状线'被设计为
50阻抗和CMOS输出通常有
低于50的阻抗相匹配，以便可以
通过增加串联的一个电阻器来实现
CMOS输出引脚的'带状'痕迹。
- 请联系PhaseLink的应用笔记
如何设计输出驱动长走线或
Gerber文件的PL611s - 17的布局。
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转07年1月4日第7页
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