（初步）
PL611s-18
0.5KHZ - 125MHz的MHz到千赫的可编程时钟
Tm值
功能说明
PL611s - 18是一种高功能的，非常灵活的，先进的可编程的PLL设计的高性能，低
功耗，小尺寸应用。该PL611s -18接收10MHz的晶体输入至50MHz或者基准
1MHz的时钟输入为125MHz ，并能产生两个输出高达125MHz的。这种灵活的设计允许
在PL611s -18提供任何产生的PLL频率（F）
REF
（晶体或参考CLK）的频率或F
REF
/（2 ×P）至CLK0
和/或CLK1 。一些PL611s - 18的设计特征，提及如下：
PLL编程
中的PLL PL611s -18是完全可编程的。
PLL被配备有一个5比特的输入频率
除法器（R-计数器） ，和一个8位的VCO频率
反馈环路分频器（ M-计数器） 。的输出
PLL被转移到一个14位的交VCO分频器
（ P-计数器） 。输出频率由下式确定
下述通式[F
OUT
= F
REF
* M / （R ×P） ] 。
时钟输出（ CLK0 ）
CLK0是主时钟输出。该PL611s - 18可
还可以被编程，以提供第二时钟
输出， CLK1 ，在可编程I / O引脚（见
OE / PDB / FSEL / CLK1引脚下面说明） 。该
CLK0的输出可配置为PLL输出
(F
VCO
/（2 ×P） ） ，女
REF
（参考文献的Clk频率）输出，或
F
REF
/（2 ×P）的输出。该输出驱动电平可以是
编程为低驱动（ 4mA）时，标准的驱动器
（ 8毫安）或高驱动（ 16毫安） 。最大输出
频率为125MHz的。
时钟输出（ CLK1 ）
在CLK1功能允许PL611s -18有一个
附加的时钟输出。此输出可
编程以执行以下操作之一：
F
REF
F
REF
/ 2
CLK0
CLK0 / 2
输出使能（ OE ）
输出使能功能允许用户启用
并且通过切换OE禁止时钟输出（S ）
引脚。 OE引脚集成了一个60K的上拉电阻
赋予逻辑“1”的缺省状态。拉OE
引脚为低电平“ 0 ”，将三态输出缓冲器。
掉电控制（ PDB ）
掉电（ PDB ）功能，允许用户把
在PL611s -18成“睡眠模式” 。当被激活
（逻辑“0” ） ， PDB “禁用PLL ，振荡
电路，计数器和所有其他有源电路和
三态输出缓冲器。在掉电模式下，
IC功耗为<5一。该PDB销
采用了60K上拉电阻给人一种默认
逻辑“1”的状态。
频率选择（ FSEL ）
频率选择（ FSEL ）功能允许
PL611s - 18之间的两个预编程的转
输出允许设备“对飞”的频率
切换。该FSEL引脚集成了一个60K上拉
电阻器赋予逻辑“1”的缺省状态。
可编程CLOAD
该PL611s -18配备有可编程S-
帽，使C负载被从驱动8pF调谐到
12pF.
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转07年2月23日第3页
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