初步
PLL103-53
DDR SDRAM缓存，5 DDR或SDR 3 /3 DDR DIMM内存
特点
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产生30输出缓冲器由一个输入端。
最多支持4个DDR DIMM或3 SDR DIMMS
2 DDR DIMM内存模块。
支持266MHz的DDR SDRAM 。
一个额外的输出反馈。
比5ns的延迟更少。
任何输出间偏斜小于100 ps的。
2.5V或3.3V电源电压范围。
增强的DDR和SDRAM输出驱动
通过I2C选择。
可提供56引脚SSOP 。
引脚配置
FBOUT
VDD3.3_2.5
GND
DDR0T_SDRAM10
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
VDD3.3_2.5
GND
DDR2T_SDRAM2
DDR2C_SDRAM3
VDD3.3_2.5
BUF_IN
GND
DDR3T_SDRAM4
DDR3C_SDRAM5
VDD3.3_2.5
GND
DDR4T_SDRAM6
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
VDD3.3_2.5
SDATA
GND
VDD2.5
DDR12T
DDR12C
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
SEL_DDR
VDD2.5
GND
DDR11T
DDR11C
DDR10T
DDR10C
VDD2.5
GND
DDR9T
DDR9C
VDD2.5
PD ＃
GND
DDR8T
DDR8C
VDD2.5
GND
DDR7T
DDR7C
DDR6T
DDR6C
GND
SCLK
VDD2.5
GND
DDR13C
DDR13T
PLL103-53
注意：
＃ ：低电平有效
框图
说明
该PLL103-53被设计成一个3.3V / 2.5V缓冲区
在PC应用程序分发高速时钟。该
器件具有30输出。这些输出可以
配置支持4个非缓冲DDR （双
数据速率） DIMM或支持3无缓冲
标准SDR （单倍数据速率） DIMMS和DDR 2
DIMMS 。该PLL103-53可以结合使用
与PLL202-14 / -54或类似的时钟合成器
威盛临266芯片组。
该PLL103-53还具有一个I2C接口，可
启用或禁用每个输出时钟。上电时，
所有输出时钟使能（具有内部上拉） 。
DDR0T_SDRAM10
SDATA
SCLK
I2C
控制
DDR0C_SDRAM11
DDR1T_SDRAM0
DDR1C_SDRAM1
DDR2T_SDRAM2
DDR2C_SDRAM3
DDR3T_SDRAM4
DDR3C_SDRAM5
DDR4T_SDRAM6
BUF_IN
DDR4C_SDRAM7
DDR5T_SDRAM8
DDR5C_SDRAM9
DDR （ 6:13 ）T
DDR （ 6:13 ）C
FBOUT
PD ＃
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年12月1日第1页
PLL [ PHASELINK CORPORATION ]
