PLL102-15
低偏移的输出缓冲器
特点
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频率范围25 〜 60MHz的。
内部锁相环允许传播规范 -
对参考时钟特鲁姆调制传递给
输出（最多为33KHz的SST调制）。
零输入 - 输出延迟。
小于700 ps的设备 - 设备倾斜。
比输出之间250 ps的偏差更小。
小于200 ps的周期 - 周期抖动。
输出使能功能的三-state输出。
工作电压为3.3V 。
提供8 -pin 150mil SOIC封装。
引脚配置
VDD
CLK1
CLKOUT
GND
1
2
3
4
8
7
6
5
N / C
CLK3
CLK2
REF_IN
PLL102-15
备注
如果REF_IN时钟停止时间超过为10μs后它已经是
提供给芯片，以及上电后，输出时钟将
消失。在该实例中，一个完整的电复位要求是为了
重新激活该输出时钟。
说明
该PLL102 -15是一种高性能，低偏移，低
旨在迪stribute高抖动零延迟缓冲器
高速时钟，并提供8 -pin SOIC和TSSOP
封装。它具有与同步四个输出
的输入。该同步是通过建立
CLKOUT反馈到PLL的输入。自从
歪斜B etween输入和outpu t小于
±350
ps的，该设备充当一个零延迟缓冲器。
框图
REF_IN
PLL
CLKOUT
CLK1
CLK2
CLK3
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538
电话：（ 510 ） 492-0990传真（ 510 ） 492-0991
转03年5月6日第1页
PLL [ PHASELINK CORPORATION ]
