PLL102-108
可编程DDR零延迟时钟驱动器
特点
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对于双数据优化的PLL时钟分配
速率SDRAM应用达266MHz的。
分配一个时钟输入至十分之一的银行
差分输出。
轨道扩频时钟减少电磁干扰。
CLK_INT之间可编程延迟
CLK [T / C]从-0.8ns至+ 3.1ns通过编程
CLKINT和FBOUT歪斜信道，或从-1.1ns到
+如果为3.5ns DDR额外的倾斜通道启用。
四个独立的可编程DDR歪斜信
从-0.3ns至+ 0.4ns的步长内尔斯
±100ps.
支持2线I2C串行总线接口。
2.5V工作电压。
可提供48引脚SSOP 300MIL 。
引脚配置
GND
CLKC0
CLKT0
VDD
CLKT1
CLKC1
GND
GND
CLKC2
CLKT2
VDD
SCLK
CLK_INT
N / C
VDD
AVDD
AGND
GND
CLKC3
CLKT3
VDD
CLKT4
CLKC4
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
GND
CLKC5
CLKT5
VDD
CLKT6
CLKC6
GND
GND
CLKC7
CLKT7
VDD
SDATA
N / C
FB_INT
VDD
FB_OUTT
N / C
GND
CLKC8
CLKT8
VDD
CLKT9
CLKC9
GND
PLL102-108
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说明
该PLL102-108是分配一个零延迟缓冲器
一个单端时钟输入到十对差分
时钟输出和一个反馈时钟输出。产量
信号的占空比被调整为50％以上，独立的
占空比为CLK_INT 。 PLL可以被绕过
用于测试目的通过捆扎AV
dd
到地面。
框图
可编程
斜通道
-600~+800ps
± 200ps的步
-300~+400ps
± 100ps的步
AV
DD
可编程
延时通道
CLK_INT
(0~2.5ns)
+ 170ps步
控制
逻辑
FB_OUTT
CLKT0
CLKC0
CLKT1
CLKC1
CLKT5
CLKC5
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
CLKT7
CLKC7
CLKT8
CLKC8
CLKT9
CLKC9
CLKT6
CLKC6
PLL
FB_INT
AV
DD
-300~+400ps
± 100ps的步
-300~+400ps
± 100ps的步
-300~+400ps
± 100ps的步
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转02年3月29日第1页
PLL [ PHASELINK CORPORATION ]
