PLL103-01
低偏移缓冲器
特点
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产生18份的高速时钟输入。
最多支持四个SDRAM DIMM的同步
时钟。
支持与2线I2C串行总线接口
回读。
占空比为50％的低抖动。
比5ns的延迟更少。
任何输出间偏斜小于250 ps的。
三态引脚进行测试。
频率高达133 MHZ 。
3.0V - 3.7V电源电压范围。
48引脚SSOP封装。
引脚配置
N / C
N / C
VDD
SDRAM0
SDRAM1
GND
VDD
SDRAM2
SDRAM3
GND
BUF_IN
VDD
SDRAM4
SDRAM5
GND
VDD
SDRAM6
SDRAM7
GND
VDD
SDRAM16
GND
VDD1
SDATA
1
2
3
4
5
6
7
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
N / C
N / C
VDD
SDRAM15
SDRAM14
GND
VDD
SDRAM13
SDRAM12
GND
OE-
VDD
SDRAM11
SDRAM10
GND
VDD
SDRAM9
SDRAM8
GND
VDD
SDRAM17
GND
GND1
SCLK
PLL103-01
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
框图
SDRAM0
SDATA
SCLK
I2C
控制
SDRAM1
SDRAM2
SDRAM3
SDRAM4
SDRAM5
SDRAM6
SDRAM7
SDRAM8
BUF_IN
SDRAM9
SDRAM10
SDRAM11
SDRAM12
SDRAM13
SDRAM14
SDRAM15
SDRAM16
SDRAM17
OE
注意：
^ ：拉涨
电力集团
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VDD ： SDRAM （ 0:17 ）
VDD1 ： I2C电路
地面组
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GND ： SDRAM （ 0:17 ）
GND1 ： I2C电路
关键的特定连接的阳离子
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BUFIN到SDRAM输出延时： 1 〜 5纳秒。
输出转换：
≥1.5
V / ns的。
输出偏斜：
±250
ps的。
输出占空比： 50 ％
±
5%.
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年3月8日第1页
PLL [ PHASELINK CORPORATION ]
