PLL103-11
低偏移缓冲器
特点
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产生13份的高速时钟输入。
最多支持3个DIMM SDRAM同步
时钟。
支持与2线I2C串行总线接口
回读。
占空比为50％的低抖动。
比5ns的延迟更少。
任何输出间偏斜小于250 ps的。
三态引脚进行测试。
频率高达150 MHz 。
3.0V - 3.7V电源电压范围。
采用28引脚SOIC 300MIL封装。
引脚配置
VDD
SDRAM0
SDRAM1
GND
VDD
SDRAM2
SDRAM3
GND
BUF_IN
SDRAM4
SDRAM5
SDRAM12
VDD1
SDATA
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
SDRAM11
SDRAM10
GND
VDD
SDRAM9
SDRAM8
GND
VDD
SDRAM7
SDRAM6
GND
GND1
SCLK
PLL103-11
框图
SDRAM0
SDATA
SCLK
I2C
控制
SDRAM2
SDRAM3
SDRAM4
SDRAM5
SDRAM6
BUF_IN
SDRAM7
SDRAM8
SDRAM9
SDRAM10
SDRAM11
SDRAM12
SDRAM1
电力集团
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VDD ： SDRAM （ 0:12 ）
VDD1 ： I2C电路
地面组
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GND ： SDRAM （ 0:12 ）
GND1 ： I2C电路
关键的特定连接的阳离子
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BUF_IN到SDRAM输出延时： 1 〜 5纳秒。
输出转换：
≥1.5
V / ns的。
输出偏斜：
±250
ps的。
输出占空比： 50 ％
±
5%.
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转00年11月7日第1页
PLL [ PHASELINK CORPORATION ]
