初步
PLL102-109
可编程DDR零延迟时钟驱动器
特点
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对于双数据优化的PLL时钟分配
速率SDRAM应用达266MHz的。
分配一个时钟输入到六一银行
差分输出。
轨道扩频时钟减少电磁干扰。
CLK_INT和CLK [T / C ]之间的可编程延迟
从-0.8ns至+ 3.1ns通过编程CLKINT和
如果FBOUT歪斜信道，或从-1.1ns至+ 3.5ns的
另外DDR歪斜通道启用。
两个独立的可编程DDR歪斜信
从-0.3ns至+ 0.4ns的步长内尔斯
±100ps.
支持2线I
2
C串行总线接口。
2.5V工作电压。
采用28引脚209mil SSOP 。
引脚配置
CLKCO
CLKT0
VDD
CLKT1
CLKC1
GND
SCLK
CLK_INT
N / C
AVDD
AGND
VDD
CLKT2
CLKC2
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
GND
CLKC5
CLKT5
CLKC4
CLKT4
VDD
SDATA
N / C
FB_INT
FB_OUTT
ADDR_SEL
CLKT3
CLKC3
GND
PLL102-109
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说明
该PLL102-109是分配一个零延迟缓冲器
一个单端时钟输入到六对差分的
时钟输出和一个反馈时钟输出。产量
信号的占空比被调整为50％以上，独立的
占空比为CLK_INT 。 PLL可以被绕过
用于测试目的通过捆扎AV
DD
到地面。
框图
可编程
斜通道
-600~+800ps
± 200ps的步
AV
DD
可编程
延时通道
CLK_INT
(0~2.5ns)
+ 170ps步
PLL
FB_INT
AV
DD
-300~+400ps
± 100ps的步
控制
逻辑
-300~+400ps
± 100ps的步
FB_OUTT
CLKT0
CLKC0
CLKT1
CLKC1
CLKT5
CLKC5
CLKT2
CLKC2
CLKT3
CLKC3
CLKT4
CLKC4
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转03年2月26日第1页
PLL [ PHASELINK CORPORATION ]
