PLL500-17
低相位噪声压控石英振荡器（ 17MHz至36MHz的）
芯片焊盘布局
DIE规格
名字
OE ^ 7
39万
32万
(812,986)
8
1
XIN
XOUT
价值
2
VDD
VDD 6
SIZE
背面
焊盘尺寸
厚度
39 ×32万
GND
80微米×80微米
10 MIL
3 VCON
4 GND
CLK 5
死ID ：
PLL500-17 ： C500A0404-04A
Y
X
(0,0)
注： ^表示内部上拉
封装引脚和芯片焊盘ASSIGNMENT
针＃
名字
XIN
VDD
VCON
GND
CLK
VDD
OE
死托位置
X（ μm）的
94.183
94.157
94.183
94.193
715.472
715.307
715.472
SOP-8
1
2
3
4
5
6
7
SOT23-6
6
5
4
2
3
-
-
Y（微米）
768.599
605.029
331.756
140.379
203.866
455.726
626.716
TYPE
I
P
I
P
O
P
I
晶振输入引脚。
描述
VDD电源引脚。只有一个VDD引脚是必要请
埃森。
频率控制电压输入引脚。
接地引脚。
输出时钟引脚。
VDD电源引脚。只有一个VDD引脚是必要请
埃森。
输出使能输入引脚。禁用输出时，
低。内部上拉使能输出默认情况下，如果
管脚没有连接到低。
晶振输出引脚。参考时钟输入。
XOUT
8
1
476.906
888.881
I
* OE （输出使能）引脚不采用SOT- 26封装，输出将始终以构建上拉电阻启用。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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冯09/08/06页2
PLL [ PHASELINK CORPORATION ]
