PLL620-88/-89
低相位噪声XO （ 9.5-65MHz输出）
特点
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19MHz至65MHz的晶振输入。
输出范围：具有9.5MHz - 65MHz的
互补输出： PECL或LVDS输出。
可选OE逻辑（启用高或启用低） 。
支持2.5V或3.3V电源。
采用16引脚TSSOP封装。
引脚配置
VDD
XIN
XOUT
DNC
S2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
DNC
DNC
GNDBUF
QBAR
VDDBUF
Q
GNDBUF
GND
PLL 620-8x
描述
该PLL620-88 （ PECL ）和PLL620-89 （ LVDS ）是
XO芯片专门设计工作
根本的还是3
rd
19MHz之间OT晶体
65MHz的。可选择除以2的功能扩展
操作范围内具有9.5MHz至65MHz的。他们
需要非常低的电流流入导致的晶体
更好的整体稳定性。在OE的逻辑功能允许
选择启用高或启用低。
OE
N / C
GND
输出选择和启用
OE_SELECT
OE_CTRL
状态
0
0
1（默认）
0（默认）
1
三州
输出启用
输出启用
三州
框图
1（默认）
O
E
Q
振荡器
扩音器
S2
X-
Q
输入选择：债券至GND，设置为“0” ，债券为VDD设置为“ 1 ”
无连接的结果为“默认” ，通过设置
内部上拉/降压。
OE_CTRL ：
通过PECL电平，如果定义的逻辑状态
OE_SELECT是“1”
通过CMOS电平，如果定义的逻辑状态
OE_SELECT是“0”
X+
输出频率除以
两个切换
PLL620-8X框图
S2
产量
0
1
Intput/2
输入
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转04年12月8日第1页
PLL [ PHASELINK CORPORATION ]
