PLL650-02
低EMI网络LAN时钟
特点
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引脚配置
VDD
XIN
XOUT/50MHz_OE*^
GND
VDD
50MHz/FS0*^
GND
50MHz/FS1*^
50MHz/FS2*
T
FS3
T
50MHz/SS0*
T
VDD
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
VDD
VDD
25MHz/100MHz
GND
SDRAMx2
GND
SDRAMx2
VDD
VDD
25MHz/125MHz
GND
25MHz/125MHz
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
4个输出在50MHz ， 2个输出可选择在25MHz的或
125MHz的，1个输出可选的25MHz的或为100MHz 。
66.6 2 SDRAM可选频率， 75 ， 83.3 ，
为100MHz （双驱动强度） 。
所有非SDRAM输出可以被禁用（三态）
扩频技术选择的EMI
从减
±0.5%, ±0.75%
对于SDRAM和100MHz的
输出。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用24引脚150mil SSOP
.
注意：
SDRAMx2 ：双驱动力量。
T
：三电平输入
^
：内部上拉
电阻器。 * ：双向针（输入值被上电时锁存） 。
PLL650-02
说明
锁相环650-02是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink的
专有的模拟锁相环技术，该芯片
接受25 MHz晶体，并产生多个输出
的时钟网络芯片， PCI设备，SDRAM和
专用集成电路，采用双驱动力量的SDRAM输出。
频率表
FS1
0
0
1
1
FS0
0
1
0
1
SDRAM
100MHz
SST
75MHz
s sT段
83.3MHz
SST
66.6MHz
SST
FS3
0
M
1
销13 ， 15
关闭
125MHz
25MHz
FS2
0
M
1
引脚22
25MHz
关闭
100MHz
SST
FS（ 2：3） ：三电平输入。
SST ： SST调制应用（参见选型表）
框图
4
XIN
XOUT
XTAL
OSC
50MHz
（可关闭）
25MHz/125MHz
（可关闭）
SDRAM （ 66.6 ， 75 ， 83.3 ， 100MHz的）
2
控制
逻辑
FS（ 0 ：3）的
2
1
25MHz/100MHz
（可关闭）
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
www.phaselink.com
转04年9月3日第1页
PLL [ PHASELINK CORPORATION ]
