PLL650-03
低EMI网络LAN时钟
特点
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引脚配置
XIN
XOUT/50MHz_OE*^
GND
VDD
50MHz/FS0*^
GND
50MHz/FS1*^
50MHz/FS2*
T
1
2
16
15
VDD
VDD
25MHz/100MHz
GND
GND
SDRAMx2
VDD
50MHz/SS0*
T
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
4个输出固定在50MHz与输出禁用， 1路输出
在可选的25MHz或100MHz的带输出禁止
66.6 ， 75 ， 83.3 ， 100MHz的SDRAM可选频率
（双驱动强度） 。
扩频技术选择的EMI
从减
±0.5%, ±0.75%
中心SDRAM和
中央处理器。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用16引脚150mil SOIC
.
PLL 650-03
3
4
5
6
7
8
14
13
12
11
10
9
注意：
SDRAMx2 ：双驱动力量。
T
：三电平输入^ ：内部上拉
电阻* ：双向针（上电时的输入值被锁定） 。
描述
锁相环650-03是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink的
专有的模拟锁相环技术，该芯片
接受25.0 MHz晶体，并产生多个输出
的时钟网络芯片， PCI设备，SDRAM和
ASIC的。
频率表
FS0
0
0
1
1
FS1
0
1
0
1
SDRAM
100MHz
SST
83.3MHz
SST
75MHz
SST
66.6MHz
SST
FS2
0
M
1
引脚14
25MHz
关闭
100MHz
SST
SST ： SST调制应用
框图
4
XIN
XOUT
XTAL
OSC
50MHz
（可关闭）
控制
逻辑
FS（ 0 ：3）的
1
SDRAM （ 66.6 ， 75 ， 83.3 ， 100MHz的）
1
为25MHz / 100MHz的
（可关闭）
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转04年9月3日第1页
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