PLL650-05
低EMI网络LAN时钟
特点
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引脚配置
XIN
XOUT/ENB_125M*^
GND
VDD
125MHz
GND
75MHz/FS1*^
ENB_75MHz^
1
2
16
15
VDD
VDD
25MHz/FS0*^
GND
GND
SDRAMx2
VDD
SS0
T
全CMOS输出摆幅与40 mA输出驱动
能力。 25 mA输出驱动为TTL电平。
先进的低功率，亚微米CMOS工艺。
25MHz的基频晶体或时钟输入。
3固定为25MHz ，为75Mhz和125MHz的输出与
输出禁用
105 ， 83.3 ， 140MHz的SDRAM可选频率
（双驱动强度） 。
扩频技术选择的EMI
从减
±0.5%, ±0.75%
中心SDRAM和
中央处理器。
在所有的钟表零PPM合成误差。
理想的网络交换机。
工作电压为3.3V 。
采用16引脚150mil SOIC
.
PLL 650-05
3
4
5
6
7
8
14
13
12
11
10
9
注意：
SDRAMx2 ：双驱动力量。
T
：三电平输入^ ：内部上拉
电阻* ：双向针（上电时的输入值被锁定） 。
描述
该PLL650-05是一种低成本，低抖动，高
高性能时钟合成器。随着PhaseLink的
专有的模拟锁相环技术，这
设备可以从一个25.0MHz产生多个时钟输出
晶体或参考时钟。这使得PLL650-05一个
对于需要超频的网络系统最佳选择
芯片， PCI设备，SDRAM和专用集成电路。
频率表
FS1
0
0
1
1
FS0
0
1
0
1
SDRAMX2
三态
140MHz
SST
83.3MHz
SST
105MHz
SST
框图
1
XIN
XOUT
XTAL
OSC
125MHz
（可关闭）
1
控制
逻辑
FS（ 0：1 ）
SDRAM （ 105 ， 83.3 ， 140MHz的）
75兆赫
（可关闭）
1
1
25MHz
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转04年9月3日第1页
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