PLL702-01
时钟发生器的基于PowerPC的应用
特点
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引脚分配（ 28引脚SSOP ）
CPUDRV_SEL ^
XIN
XOUT / ASIC2_OE * ^
VDD_ANA
VDD_DIG
VDD_PC我
PCI /
PCI_SEL *
T
GND_PCI
GND_USB
VDD_USB
USB / USB_SEL *
T
1个CPU时钟输出，可选频率（ 50 ，
66 ， 75 ， 80 ， 83 ， 90 ， 100,125或133兆赫） 。
1 ASIC的输出时钟（在时钟的CPU或CPU时钟÷ 2）。
2 ASIC输出时钟（在CPU时钟） W /输出使能。
1个PCI时钟输出瓦特/输出使能
1可选48 ， 30或12MHz的（ USB ）输出。
可选的扩频（ SST）为降低EMI
在ASIC和CPU 。
的PowerPC兼容的输出和驱动CPU时钟。
可选择减少67％的驱动力在CPU时钟
先进的低功率，亚微米CMOS工艺。
14.31818MHz根本晶振输入。
3.3V和/或2.5V操作。
采用28引脚209mil SSOP （ QSOP ）
.
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
CLK_SEL0
T
CLK_SEL1
T
SSCO
^
SSC1
^
GND_ANA
GND_CPU
CP ü
o
VDD_CPU
VDD_ASIC1
ASIC1
GND_ASIC1
^
ASIC1_SEL
GND_DIG
GND_ASIC2
PLL702-01
VDD_ASIC2
ASIC2一
ASIC2 B
注意：
o
:
^ ：内部上拉电阻
可选择减少驱动器
实力
*：双向引脚
T
三电平输入
:
描述
该PLL702-01是一种低成本，低抖动，高
高性能时钟合成器通用的基于PowerPC的
应用程序。它提供了一个CPU时钟，三ASIC
输出，一个PCI输出，和一个可选的48 ， 30或12MHz的
（USB）的输出。用户可以9种不同的选择
CPU时钟频率，而ASIC的输出端可
相同或一半的CPU频率。低EMI扩频
光谱技术可以为CPU， ASIC和
PCI时钟。 CPU的驱动力是来自用户可选择
100 ％至67％。从单个产生的所有频率
低成本14.31818MHz晶体。 CPU和ASIC时钟
可以被驱动从一个独立的2.5V电源。
频数表
CLK_SEL1
CLK_SEL0
中央处理器
（兆赫）
ASIC1 （兆赫）
ASIC1_SEL
=1
ASIC1_SEL
=0
ASIC2
（兆赫）
PCI * （兆赫）
PCI_SEL
=0
PCI_SEL
=M
0
0
0
M
M
M
1
1
1
注意事项：
0
M
1
0
M
1
0
M
1
50
66
75
80
83
90
100
125
133
50
66
75
80
83
90
100
125
133
25
33
37.5
40
41.5
45
50
62.5
66.5
50
66
75
80
83
90
100
125
133
62.5
66.7
62.5
66.7
66.7
66.7
66.7
62.5
65.5
31.25
33.35
31.25
33.35
33.35
33.35
33.35
31.25
32.75
当CPU = 90MHz的，它实现了88.88MHz ，以满足PCI = 33.3MHz / 66.6MHz频率范围内;当
CPU = 133MHz的，它实现了130.9MHz ，以满足电源的PC时钟AC时序规范。
输出* PCI_SEL = 1套三态（输出禁用）模式。
框图
USB_sel
控制
逻辑
PLL
USB
CPU_CLK
PLL
SST
2区
ASIC2_OE
PCI
PCI_OE
控制
逻辑
ASIC1
ASIC2 （ A：B ）
XIN
XOUT
SSC（ 0：1 ）
CLK_SEL （0： 1）
ASIC1_SEL
PCI_SEL
XTAL
OSC
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
www.phaselink.com
转05年7月18日第1页
PLL [ PHASELINK CORPORATION ]
