2006年11月
REV 1.3
引脚配置
XIN / CLK
XOUT
DIV2
VSS
1
2
8
7
6
5
P2005A/S
VDD
MODOUT
SSON ＃
SR0
P2005A/S
3
4
引脚说明
针＃
1
2
3
4
5
6
7
8
针
名字
鑫/ CLK
XOUT
DIV2
VSS
SR0
SSON ＃
MODOUT
VDD
TYPE
I
O
I
P
I
I
O
P
连接到晶振或时钟。
晶振输出。
描述
使用数字逻辑输入来选择普通输出模式或分频2的输出模式。当
该引脚为高电平时，输出时钟的频率是一样的，输入时钟
频率。当接低电平时，输出频率为一半的输入时钟频率。这
引脚具有内部上拉电阻。
地面到整个芯片。连接到系统地。
用于选择传播范围的数字逻辑输入
请参阅调制输出和传播
范围选择表。
该引脚具有内部上拉电阻。
数字逻辑输入，用来使扩频功能（低电平有效） 。传播
频谱功能启用时低，时禁用高。该引脚具有内部上拉
低电阻。
扩频时钟输出。
电源为整个芯片（ + 3.3V或5.0V ）
输出频率选择
输入频率
DIV2
0 (1/2 X)
1 (1X)
8MHz
4MHz
8MHz
12MHz
6MHz
12MHz
16MHz
8MHz
16MHz
20MHz
10MHz
20MHz
24MHz
12MHz
24MHz
28MHz
14MHz
28MHz
32MHz
16MHz
32MHz
产量
频率
频偏选择作为输入频率的函数
P / N
SR0
0
1
0
1
输入频率范围
8MHz
± 3.0%
± 2.5%
± 1.8%
± 1.5%
12MHz
± 2.5%
± 2.0%
± 1.5%
± 1.2%
16MHz
± 2.0%
± 1.8%
± 1.2%
± 1.1%
20MHz
± 1.8%
± 1.5%
± 1.1%
± 0.9%
24MHz
± 1.5%
± 1.3%
± 0.9%
± 0.8%
28MHz
± 1.5%
± 1.3%
± 0.9%
± 0.8%
32MHz
± 1.3%
± 1.0%
± 0.8%
± 0.6%
调制速率
（千赫）
P2005A
(X
IN
/20) * 62.5
P2005S
低频EMI降低IC
注意：本文档中的信息如有更改，恕不另行通知。
2第8
PULSECORE [ PulseCore Semiconductor ]
