2006年10月
修订版1.6
引脚配置
XIN / CLKIN
XOUT
FS1
LF
1
2
8
7
VDD
FS0
MODOUT
VSS
P2781/82/84
P278xA
3
4
6
5
在这两个提供标准引脚配置
8引脚SOIC和TSSOP封装
引脚说明（ P278XA ）
针＃
1
2
3
4
5
6
7
8
引脚名称
XIN / CLKIN
XOUT
FS1
LF
VSS
MODOUT
FS0
VDD
TYPE
I
O
I
I
I
O
I
P
描述
连接到晶振或时钟输入。该引脚具有双重功能。它可以连接
要么到外部晶体或外部参考时钟。
水晶连接。如果使用外部基准时，该引脚必须留
悬空。
用数字逻辑输入选择输入频率范围
（见输入频率选择表） 。该引脚具有内部上拉
电阻器。
外部环路滤波器的PLL 。通过改变所述CRC电路的值，则
百分比传播可以相应地调整。见环路滤波器的选择
表中详细数值。
接地连接。连接到系统地。
扩频时钟输出。
用数字逻辑输入选择输入频率范围
（见输入频率选择表） 。该引脚具有内部上拉
电阻器。
连接到+3.3 V
输入频率选择表
FS1
0
0
1
1
FS0
0
1
0
1
输入（兆赫）
3-9
10至19
20至38
39 〜78
输出频率缩放（兆赫）
P2781A
3-9
10至19
20至38
39 〜78
P2782A
6至18个
20至38
40〜 76
78至156
P2784A
12至36
40〜 76
80〜 152
156到312
调制速率（千赫）
FIN / 128
FIN / 256
FIN / 512
FIN / 1024
通用EMI降低IC
注意：本文档中的信息如有更改，恕不另行通知。
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PULSECORE [ PulseCore Semiconductor ]
