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PCS5I9658G-32-LR 参数 Datasheet PDF下载

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型号: PCS5I9658G-32-LR
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内容描述: 3.3V LVCMOS 1:10 PLL时钟发生器 [3.3V 1:10 LVCMOS PLL Clock Generator]
分类和应用: 时钟发生器
文件页数/大小: 15 页 / 607 K
品牌: PULSECORE [ PulseCore Semiconductor ]
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2006年11月
修订版0.3
3.3V LVCMOS 1:10 PLL时钟发生器
特点
1:10基于PLL的低电压时钟发生器
支持零延迟操作
3.3V电源
产生时钟信号高达250MHz
120pS的最大输出偏移
差分LVPECL参考时钟输入
外部PLL反馈
可驱动多达20个时钟线
32引脚LQFP & TQFP封装
引脚和功能兼容的MPC958和
MPC9658
PCS5I9658
与参考时钟频率决定了压控振荡器
频率。两者必须被选择,以匹配VCO
频率范围。该PCS5I9658的内部VCO是
在任2个或参考时钟频率的4倍运行。
该PCS5I9658具有差分LVPECL输入参考
随着外部反馈输入。该PCS5I9658是
非常适合用作零延迟,低偏移扇出缓冲器。该
设备性能已被调整和优化为零
延迟的性能。
该PLL_EN和旁路控制选择PLL旁路
配置用于测试和诊断。在此配置中,
选定的输入参考时钟绕过PLL和
路由到输出分频器或直接向
输出。在PLL旁路配置是完全静态和
的最小时钟频率说明书和所有其它
PLL特性不适用。输出可
禁用(高阻),并通过设备复位
断言MR / OE引脚。主张MR / OE也使
PLL松锁由于缺少反馈信号出现
在FB_IN 。拉高MR / OE将使输出和
关闭锁相环,使PLL来恢复到
正常操作。
该PCS5I9658完全3.3V兼容的,不需要
外部环路滤波器元件。输入( PCLK除外)
接受LVCMOS除信号,同时输出提供
LVCMOS兼容水平与能力,以推动
封端的50Ω的传输线。串联端接
传输线,每个PCS5I9658输出能
驱动一个或两个迹线给出了器件的有效
扇出1:16 。该装置被装在一个7×7毫米
2
32引脚LQFP & TQFP封装。
功能说明
该PCS5I9658是兼容3.3V , 1:10 PLL基础
时钟发生器和零延迟缓冲器针对高
在中档性能低偏移时钟分配
高性能的电信,网络和计算
应用程序。随着输出频率达250 MHz,
输出偏斜小于120pS设备满足需求
最苛刻的时钟应用。该PCS5I9658
被指定为0 ℃至+ 70 ℃的温度范围内。
该PCS5I9658采用PLL技术,频率锁定
其输出到输入参考时钟。正常工作
该PCS5I9658的需要Q FB个的连接
输出到反馈输入,关闭PLL反馈路径
(外部反馈) 。随着锁定PLL ,输出
频率等于所述装置的基准频率
和VCO_SEL选择50的工作频率范围
为125MHz或100〜 250MHz的。两个可用后PLL
通过VCO_SEL选择分频器(分频2或除以-4)
PulseCore半导体公司
1715 S.巴斯科姆大道套房200 ,坎贝尔,CA 95008
联系电话: 408-879-9077
传真: 408-879-9018
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