2006年11月
修订版0.3
行车线路
该PCS5I9658时钟驱动器是专为驱动高
在端接的传输线速度信号
环境。以提供最佳的灵活性，以在
用户的输出驱动器被设计成显示所述
低阻抗的可能。同的输出阻抗
小于20Ω，驱动器可驱动并联或
串联端接的传输线。在大多数高
性能时钟网络的点至点的分布
信号是选择的方法。在点 - 点
无论是计划终止串联或并联终止
传输线可以被使用。并行技术
在该行的末端用一个50Ω终止信号
耐V
CC
÷2.
这种技术绘制直流电流的一个相当高的水平，并
因此，只有一个单一的终止线可以由每个驱动
输出的PCS59658时钟驱动器。对于系列
终止情况下却没有直流电流消耗，
这样的输出可以驱动多个系列终止
线。图6. “单与双线路”
说明输出驱动单串终止线
与两个系列终止平行线。当拍摄
其极端的PCS5I9658时钟驱动器的扇出
有效的，因为它的能力增加了一倍，以驱动多个
线。
PCS5I9658
输出缓冲器
IN
14Ω
PCS5I9658
输出缓冲器
IN
14Ω
R
S
=36Ω
R
S
=36Ω
Z
0
=50Ω
OUTA
0
R
S
=36Ω
Z
0
=50Ω
OUTB0
Z
0
=50Ω
OUTB1
2
4
6
8
PCS5I9658
寻找到的驱动程序。的并联组合
36Ω串联电阻与输出阻抗不
匹配线路阻抗的并联组合。
电压波推出下来两条线将等于：
V
L
= V
S
( Z
0
÷(R
S
+R
0
+Z
0
))
Z
0
= 50Ω|| 50Ω
R
S
= 36
Ω
|| 36Ω
R
0
= 14Ω
V
L
= 3.0 ( 25 ÷(18+14+25))
= 1.31V
在负载端的电压将增加一倍，由于邻近
团结反射系数，为2.6V 。然后，它会增加
对静态3.0V的步骤由一个分离
往返延迟（在本例4.0nS ） 。
3.0
2.5
电压（V）的
2.0
In
1.5
OUTA
t
D
= 3.8956
OUTB
t
D
= 3.9386
1.0
0.5
10
12
14
时间（纳秒）
图6.单与双线路
波形图如图7 “单与双行
端接波形“显示的模拟结果
一个输出驱动一行与两行。在这两种
例PCS5I9658输出缓冲器的驱动能力
是绰绰有余的驱动50Ω传输线
事发优势。注意从延时测量
之间存在的只有43ps增量模拟
两个不同负载输出。这表明，在双
线驱动不必专门用于维持
严格的输出至输出偏斜PCS5I9658的。输出
在图7波形“单与双行
终止波形“表示的波形的步骤，
这个步骤是由可见的阻抗失配
图7.单与双波形
由于此步骤是很好的阈值区域的上方它会
不会造成任何虚假时钟触发，但是设计师
可能是不舒服的不必要的反射
线。驾驶时更好地匹配阻抗
多行“的情况，如图8双优化
线路终端“应该被使用。在这种情况下，该系列
终端电阻减小，使得当
并联组合被添加到输出缓冲器
阻抗线的阻抗是完全匹配。
PCS5I9658
输出缓冲器
IN
14Ω
R
S
=22Ω
R
S
=22Ω
Z
0
=50Ω
Z
0
=50Ω
14Ω + 22Ω || 22Ω = 50Ω || 50Ω
25Ω = 25Ω
图8.优化的双线路终端
3.3V LVCMOS 1:10 PLL时钟发生器
注意：本文档中的信息如有更改，恕不另行通知。
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PULSECORE [ PulseCore Semiconductor ]
