2006年9月
修订版0.4
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
特点
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
•
输出频率范围： 8.33MHz到200MHz
输入频率范围： 6.25MHz到125MHz的
2.5V或3.3V操作
拆分2.5V / 3.3V输出
± 2 ％最大输出占空比变化
12时钟输出：驱动多达24时钟线
一个反馈输出
三个参考时钟输入：晶振或LVCMOS
300PS的最大输出，输出偏斜
锁相环（PLL）的旁路模式
“ SpreadTrak ”
输出使能/禁用
引脚兼容CY29772 ， MPC9772和
MPC972
工业温度范围： -40 ° C至+ 85°C
52引脚1.0毫米TQFP封装
PCS5I9772
该PCS5I9772设有一张芯片上的晶体振荡器和
2 LVCMOS的参考时钟输入，并提供12
输出分区中的每四个输出三家银行。
每家银行每分SEL VCO输出（A ：C ）的设置，
SEE
功能表。
这些分频器允许输出到8个输入比率：1， 6： 1,5 ：1，
4： 1,3： 1,8 ：3,5 ： 2,2 ： 1,5 ： 3,3 ：2,4 ：3,5 ： 4,1： 1和5 ： 6 。每
LVCMOS兼容输出可驱动50Ω串联或
并行端接
传输
线。
为
系列 -
端接传输线，每路输出可驱动一个或
两条曲线，给设备的1:24有效的扇出。
该PLL可以确保稳定的考虑到VCO配置
到200MHz至500MHz之间运行。这允许一个宽
范围的输出频率从8MHz的频率为200MHz 。为
正常操作时，外部反馈输入， FB_IN ，是
连接到所述反馈输出， Fb_out分别。内部
压控振荡器的输入参考时钟设定的倍数运行
由反馈分频器，看
频率表。
当PLL_EN为低时， PLL被旁路和参考
低电压
高性能
时钟直接提供输出分频器。这个模式是完全
静态和最小输入时钟频率指定
不适用。
符合RoHS标准
功能说明
该
PCS5I9772
is
a
200MHz的基于PLL的零延迟缓冲器，专为
高速时钟分配的应用程序。
框图
XIN
XOUT
VCO_SEL
PLL_EN
REF_SEL
0
TCLK0
TCLK1
TCLK_SEL
FB_IN
0
1
LPF
D
Q
SYNC
FRZ
QB0
QB1
QB2
QB3
MR＃ / OE
POWER- ON
RESET
/4,/6,/8,/12
/4,/6,/8,/10
SELA(0,1)
SELB(0,1)
SELC(0,1)
2
2
2
/2/4,/6,/8
0
/4,/6,/8,/10
/2
同步脉冲
FB_SEL(0,1)
SCLK
SDATA
INV_CLK
输出禁用
电路
2
数据发生器
D
12
Q
SYNC
FRZ
SYNC
1
D
Q
D
Q
SYNC
FRZ
QC2
QC3
Fb_out分别
D
Q
SYNC
FRZ
QC0
QC1
相
探测器
VCO
1
D
Q
SYNC
FRZ
QA0
QA1
QA2
QA3
FB_SEL2
SYNC
FRZ
PulseCore半导体公司
1715 S.巴斯科姆大道套房200 ，坎贝尔，CA 95008
•
联系电话： 408-879-9077
•
传真： 408-879-9018
www.pulsecoresemi.com
注意：本文档中的信息如有更改，恕不另行通知。
PULSECORE [ PulseCore Semiconductor ]
