2006年9月
修订版0.4
2.5V或3.3V ， 200兆赫， 12路输出零延迟缓冲器
特点
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输出频率范围： 8.3MHz至125MHz的
输入频率范围： 4.2MHz到的62.5MHz
2.5V或3.3V操作
拆分2.5V / 3.3V输出
14时钟输出：驱动多达28时钟线
1反馈时钟输出
2 LVCMOS的参考时钟输入
150PS的最大输出，输出偏斜
PLL旁路模式
“ SpreadTrak ”
输出使能/禁用
引脚MPC9774和CY29774兼容
工业温度范围： -40 ° C至+ 85°C
52pin 1.0毫米TQFP封装
符合RoHS标准
PCS5I9774
该PCS5I9774有两个参考时钟输入，
提供了在3银行5,5 ，和4 14输出分配
输出。 A银行和B银行划分压控振荡器的输出由4或
8而C银行除以8或12％ SEL （A ：C ）的设置，
请参阅功能表。这些分频器，允许输出输入
1，4 ： 1,3： 1,2： 1,3： 2,4： 3,1： 1和2： 6比3 。每
兼容LVCMOS输出可驱动50Ω串联或
并行
终止
传输
线。
为
系列
端接传输线，每路输出可驱动一个或
两条曲线给设备的1:28有效的扇出。
该PLL可以确保稳定的考虑到VCO配置
到到500MHz之间的200MHz的运行。这允许一个宽
范围的输出频率从8.3MHz到125MHz的。为
正常操作时，外部反馈输入， FB_IN ，是
连接到所述反馈输出， Fb_out分别。内部
压控振荡器的输入参考时钟设定的倍数运行
由反馈分频器，看频率表。
功能说明
该
PCS5I9774
is
a
低电压
高性能
125MHz的基于PLL的设计用于零延迟缓冲器
高速时钟分配的应用程序。
当PLL_EN为低时， PLL被旁路和参考
时钟直接提供输出分频器。这个模式是完全
静态和最小输入时钟频率指定
不适用。
框图
VCO_SEL
PLL_EN
TCLK_SEL
TCLK0
TCLK1
FB_IN
拉美经济体系
÷2/÷4
CLK
停止
÷2
PLL
200-
500MHZ
÷2/÷4
÷4
CLK
停止
QA0
QA1
QA2
QA3
QA4
QB0
QB1
QB2
QB3
QB4
SELB
÷4/÷6
SELC
CLK_STP ＃
CLK
停止
QC0
QC1
QC2
QC3
Fb_out分别
÷4/÷6/÷8/÷12
FB_SEL(1.0)
MR＃ / OE
PulseCore半导体公司
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