P4C187/P4C187L
超高速64K ×1
静态CMOS RAMS
特点
全CMOS ， 6T细胞
高速（平等机会和循环时间）
- 10/12/15/20/25/35/45 NS （商业）
- 12/15/20/25/35 / 45纳秒（工业）
- 15/20/25/35/45/55/70/85 NS （军事）
低功耗工作
- 743 mW的主动-10
- 七百七十〇分之六百六十○毫瓦主动为-12/15
- 六百六十〇分之五百五十○毫瓦主动为-20/25/35
- 二百二十○分之一百九十三mW的待机（ TTL输入）
- 110分之83 mW的待机（ CMOS输入） P4C187
- 5.5 mW的待机（ CMOS输入） P4C187L （军事）
单5V ± 10 ％电源
数据保留与2.0V电源（ P4C187L
军事）
单独的数据I / O
三态输出
TTL兼容输出
充分TTL兼容输入
标准引脚（ JEDEC批准）
- 22引脚300密耳DIP
- 24引脚300密耳SOJ
- 22引脚290x490万LCC
- 28引脚350x550万LCC
描述
该P4C187 / P4C187L 65 ， 536位的超高速
组织为64K X 1， CMOS存储器静态RAM
不需要时钟或清新，有平等的机会和
周期时间。公羊用单5V操作±10 ％
宽容电源。数据的完整性是维持支持
层电压下降到2.0V ，典型的拉10μA 。
存取时间快10纳秒是可用的，
极大地提高了系统的速度。 CMOS降低功耗
消费低743mW活跃， 193 / 83mW待机
为TTL / CMOS输入和仅为5.5 mW的待机为
P4C187L.
该P4C187 / P4C187L是22针300万拨用，
24针300万SOJ ， 22引脚和28引脚LCC封装亲
人们提供优良的板级密度。
功能框图
销刀豆网络gurations
DIP （P3 ，D3， C3）的
SOJ （ J4 ）
LCC引脚配置在数据表的末尾。
文档＃
SRAM111
版本B
1
修订后的2007年4月
PYRAMID [ PYRAMID SEMICONDUCTOR CORPORATION ]
