互联网数据表
HYB25D512[40/16/80]0B[E/F/C/T](L)
双倍数据速率SDRAM
1.2
描述
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始与Active注册
命令，然后接着读或写
命令。地址位注册暗合了
ACTIVE命令用于选择银行和行是
访问。地址位注册暗合了
读或写命令用于选择银行和
开始为突发访问列位置。
在DDR SDRAM提供了可编程的读或写
2 ，4或8的位置突发长度。在自动预充电
功能可被使能，以提供一个自定时排
预充电时的突发访问结束时启动的。
与标准的SDRAM ，流水线，多组
DDR SDRAM芯片的体系结构允许并发
操作，从而通过提供高有效带宽
隐藏行预充电和激活时间。
自动刷新模式以及一个省电设置
掉电模式。所有输入均与JEDEC兼容
标准SSTL_2 。所有输出SSTL_2 ， II类
兼容。
注意：所描述的功能和定时
包含在此数据表规格为
DLL中启用的操作模式。
在512兆位双数据速率SDRAM的是一个高速
的CMOS，包含动态随机存取存储器
536,870,912位。它在内部配置为四银行
DRAM 。
在512兆位双数据速率SDRAM采用一个双
数据速率的体系结构来实现高速操作。该
双倍数据速率的体系结构本质上是一个
2n
预取
建筑与设计为传输两个数据接口
每个时钟周期的话在I / O引脚。一个单一的读或写
ACCESS
为
该
512 - Mbit的双数据速率SDRAM
有效地由一个单一的
2n-bit
宽，一个时钟周期
在内部DRAM芯和2的数据传输
对应的n比特宽的二分之一时钟周期的数据传输
在I / O引脚。
双向数据选通（ DQS ）是外部发送。
与数据一起，用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取一个闸门和传输
通过在写入内存控制器。 DQS是边沿对齐
与读取和中心对齐进行写入数据。
在512兆位双数据速率SDRAM从操作
差分时钟（ CK和CK ， CK的路口去HIGH
和CK变低被称为CK的上升沿） 。
命令（地址和控制信号）被登记在
CK的每个上升沿。输入数据被登记在两个
DQS的边缘，和输出数据被引用到的两个边缘
DQS ，以及对照的两个边缘。
牧师1.63 ， 2006-09
03062006-PFFJ-YJY2
4
QIMONDA [ QIMONDA AG ]
