VRS51L1050
T
ABLE
16: P
ORT
0 R
EGISTER
（P0） - SFR 80
H
7
P0.7
位
7
6
5
4
3
2
1
0
6
P0.6
5
P0.5
4
P0.4
3
P0.3
2
P0.2
1
P0.1
0
P0.0
P0口和P2作为地址和数据总线
输出级可以从两个来源获得的数据：
o
o
寄存器P0或输出的总线地址
本身复用P0的数据总线。
P2寄存器或高字节的输出
总线地址（A8到A15 ），用于P2的
端口。
助记符
P0.7
P0.6
P0.5
P0.4
P0.3
P0.2
P0.1
P0.0
描述
在P0寄存器的每一位对应
一个I / O线：
0 ：输出晶体管拉线为0V
1 ：输出晶体管被阻断，因此在上拉
向上带来的I / O为3.3V
F
IGURE
9: P2 P
ORT
S
TRUCTURE
阅读注册
端口2
端口P2相似，端口1和端口3 ，差异
在于P2用于驱动的奥迪A8 -A15线
地址总线，当EA行VRS51L1050是
在复位时保持为低，或当MOVX指令
执行。
如P0 ， P1和P3寄存器， P2寄存器比特
寻址。
READ PIN
地址
VCC
引体向上
网
Q
IC引脚
ð FL IP- FL运
写
注册
Q
控制
X1
内部总线
T
ABLE
17: P
ORT
2 R
EGISTER
（P2） - SFR A0
H
7
P2.7
位
7
6
5
4
3
2
1
0
6
P2.6
5
P2.5
4
P2.4
3
P2.3
2
P2.2
1
P2.1
0
P2.0
助记符
P2.7
P2.6
P2.5
P2.4
P2.3
P2.2
P2.1
P2.0
描述
P2寄存器的每一位对应于
一个I / O线：
0 ：输出晶体管拉线为0V
1 ：输出晶体管被阻断，因此在上拉
向上带来的I / O为3.3V
当该端口被用作一个地址或数据总线，
特殊功能寄存器P0和P2都断开
从输出级，8位数据的寄存器P0的是
强制为1和P2寄存器的内容保持
常数。
端口1
在P1寄存器控制端口1我的方向/ O
销。写1到P1.x位（见下面的
表中的P1寄存器）配置位为输出，
提出一个逻辑1到相应的I / O引脚，或
能够使用的I / O引脚配置为输入。写0
激活输出“下拉”晶体管，其将
力相应的I / O线到逻辑低。
T
ABLE
18: P
ORT
1 R
EGISTER
（P1） - SFR 90
H
7
P1.7
位
7
6
5
4
3
2
1
0
6
P1.6
5
P1.5
4
P1.4
3
P1.3
2
P1.2
1
P1.1
0
P1.0
助记符
P1.7
P1.6
P1.5
P1.4
P1.3
P1.2
P1.1
P1.0
描述
则P1寄存器的每一位对应于
一个I / O线：
0 ：输出晶体管拉线为0V
1 ：输出晶体管被阻断，因此在上拉
向上带来的I / O为3.3V
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