Si3215
接收路径。
一个额外的模拟环回（ ALM1 ）开出
在A / D转换器的输出数字数据流和
其反馈给D / A转换器。 （参见图22 ）
信号路径开始在模拟信号
用模拟发送路径和输入端
信号在接收路径的输出。这
回环选项允许模拟的测试
该Si3215的信号处理电路，完全
独立地在DSP的任何活动。
全数字环回测试，几乎所有的电路
双方的发送和接收路径。模拟
在接收路径的输出信号被反馈到
发送路径的由混合的方式输入
过滤器的路径。 （参见图22 ）的信号路径开始
用8位PCM数据输入到接收路径和
在所述的输出端与8位PCM数据
发送通道。用户可以绕过扩
进程和接口直接把16位数据。
另外一个数字环回（ DLM ）开出数字
流在D的/中的输入A转换器
接收路径和其反馈给发送A / D转换
数字滤波器。信号路径开始与8位PCM
用8位数据输入到所述接收路径，并结束
PCM数据在发送路径的输出。这
回环选项允许数字的测试
该Si3215的信号处理电路，完全
独立于任何模拟信号处理的
活动。用户可以绕过扩
进程和接口直接把16位数据。
所述的ProSLIC还提供一种补偿的手段
对于涉及退化用户环路条件
过度的线路电容（泄漏） 。在CLC [ 1 ： 0]位
直接注册10加交流信号幅度
在高端，以补偿额外的损失
在音频频率范围内。的默认设置
CLC [ 2 ： 0 ]不承担任何线路电容。
该Si3215支持的选项删除内部
基准电阻器用于合成的交流阻抗为
600 + 1 μF和900 + 2.16 μF的设置，这样的
外部电阻器可参考使用。此选项
通过设置ZSEXT = 1 （直接注册108启用，
第4位） 。当600 + 1 μF或900 + 2.16 μF阻抗
它们的选择，一个内部基准电阻器除去
从阻抗合成电路，以适应
一个外部电阻，R
Zref
，其被插入到
应用电路如图23所示。
给小费
C3
R8
STIPAC
R
Zref
Si3215
SRINGAC
以环
C4
R9
对于600 + 1 μF ， RZREF = 12 kΩ和C3 ， C4 = 100 nF的。
对于900 + 2.16 μF ， RZREF = 12 kΩ和C3 ， C4 = 220 nF的。
2.7 。两线阻抗匹配
所述的ProSLIC提供片上可编程双线
阻抗的设置，以满足各种各样的全世界
二线回程损耗的要求。双线
阻抗加载八景之一编程
可用的阻抗值成悌[2：0 ]的比特的
两线阻抗综合控制寄存器（直接
寄存器10）。如果直接注册10不是用户定义的，
600的默认设置
Ω
将被装载到悌
注册。
实数和复数两线阻抗由实现
可编程放大器的内部反馈（ RAC ）一
交换的
电容
网
（西飞）
和
a
跨导放大器（G
m
） 。 （参见图22 ） RAC
产生实部和XAC创建虚
的G部分
m
的输入。 ğ
m
然后创建一个电流
模型所需的阻抗值向订户
循环。差动交流电流被供给到该用户
通过一个片外经由ITIPP和IRINGP销环
当前缓冲区（Ⅰ
BUF
） ，这是使用实施
晶体管Q1和Q2 （见图20页）。 ğ
m
is
引用到一个芯片外电阻（R
15
).
图23. ř
Zref
外部电阻布局
2.8 。时钟发生器
该信道ProSLIC将产生必要的内部时钟
频率从PCLK输入。 PCLK必须是
同步到8kHz的FSYNC时钟，并在1运行
以下费率： 256千赫， 512千赫， 768千赫，
1.024兆赫， 1.536兆赫， 2.048兆赫， 4.096兆赫，或
8.192兆赫。在PCLK率的FSYNC的比例
速度是通过由PCLK时钟计数器来确定。该
三比特率的信息将自动转入
成一个内部寄存器， PLL_MULT ，以下的复位
该信道ProSLIC 。该PLL_MULT用于控制所述
内部PLL ，根据需要，它乘PCLK
生成运行内部需要16.384 MHz的速率
过滤器和其他电路。
PLL时钟合成器落户很快下
通电。然而，所述沉降时间取决于
PCLK的频率，并且它可近似预测
通过下面的等式：
64
-
T
SETTLE
= ----------------
F
PCLK
42
修订版0.92
SILABS [ SILICON LABORATORIES ]
