Si5367
1.功能描述
该Si5367是一款低抖动，精密时钟倍频器
要求无抖动时钟乘法应用
衰减。该Si5367接收四路时钟输入
范围为10至707兆赫，并产生5
倍频的时钟输出范围从10到
945 MHz和选择频率为1.4 GHz 。该装置
提供几乎任何频率变换组合
在整个这个操作范围。独立分隔的
可对每个输入时钟和输出时钟，所以
Si5367可以接受的输入时钟以不同的频率
而且它可以产生输出时钟以不同的
频率。该Si5367输入时钟频率和
时钟倍频比例是可编程通过
I
2
C或SPI接口。 Silicon Laboratories公司提供了一个PC机
基于软件实用程序， DSPLLsim ，可用于
确定对于给定的最佳PLL分频器设置
输入频率/时钟倍频比例组合
最小化相位噪声和功耗。
这
效用
可以
be
下载
从
该Si5367基于Silicon Laboratories的3rd-
代DSPLL
®
技术，它提供任何─
率频率合成在一个高度集成的PLL
的解决方案，消除了对外部VCXO和
环路滤波器组件。该Si5367 PLL环路带宽
是数字可编程，支持范围
30 kHz至1.3 MHz的。可以DSPLLsim软件实用程序
被用来计算一个有效的环路带宽设置
给定的输入时钟频率/时钟倍频比。
该Si5367监控所有输入的时钟信号丢失的
它缺少检测时提供LOS告警
脉冲的输入信号。
在该情况下，当输入时钟输入报警
条件下，PLL将冻结DCO输出
接近其最后一个值，以保持与操作频率
内部状态接近最后的有效运行状态。
该Si5367有五个差分时钟输出。该
的时钟输出信号格式是可编程的，以
支持LVPECL ， LVDS ， CML或CMOS负载。否则
必需的，未使用的时钟输出可断电以
最大限度地降低功耗。相位差
所选择的输入时钟和输出时钟之间的
是可调的，对于系统歪斜200 ps递增
控制权。此外，每个输出时钟的相位可
可以在相对于其他的输出时钟进行调整。该
从800 PS的2.2纳秒根据分辨率而异
PLL分频设置。咨询DSPLLsim
组态软件来确定相位偏移
对于给定的输入时钟/时钟倍增分辨率
比例组合。对于系统级调试时，
旁路模式可驱动该输出时钟
直接从输入时钟，绕过内部
DSPLL 。该装置是由一个单一的1.8或2.5伏供电
供应量。
1.1 。进一步的文档
咨询Silicon Laboratories的任意频率精密
时钟系列参考手册（ FRM）的更多
关于Si5367的详细信息。该FRM可
从下载
Silicon Laboratories公司开发了一个基于PC的
软件实用程序叫DSPLLsim来简化设备
配置，包括频率规划和环
带宽选择。该实用程序可以下载
从
6
初步修订版0.3
SILABS [ SILICON LABORATORIES ]
