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    CY2277APAC-7M 参数 Datasheet PDF下载

    CY2277APAC-7M图片预览
    型号： CY2277APAC-7M
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    内容描述： Pentium㈢ / II ， 6X86 ， K6时钟合成器/驱动器，用于桌面/移动PC与Intel㈢ 82430TX和2个DIMM或3 SO- DIMM内存模块 [Pentium㈢/II, 6x86, K6 Clock Synthesizer/Driver for Desktop/ Mobile PCs with Intel㈢ 82430TX and 2 DIMMs or 3 SO-DIMMs]
    分类和应用： 晶体驱动器外围集成电路光电二极管PC时钟
    文件页数/大小： 18 页 / 293 K
    品牌： SPECTRALINEAR [ SPECTRALINEAR INC ]
     浏览型号CY2277APAC-7M的Datasheet PDF文件第9页浏览型号CY2277APAC-7M的Datasheet PDF文件第10页浏览型号CY2277APAC-7M的Datasheet PDF文件第11页浏览型号CY2277APAC-7M的Datasheet PDF文件第12页浏览型号CY2277APAC-7M的Datasheet PDF文件第14页浏览型号CY2277APAC-7M的Datasheet PDF文件第15页浏览型号CY2277APAC-7M的Datasheet PDF文件第16页浏览型号CY2277APAC-7M的Datasheet PDF文件第17页  
    CY2277A
    Timing Requirement for the SMBus
    Parameter
    t
    10
    t
    11
    t
    12
    t
    13
    t
    14
    t
    15
    t
    16
    SCLK Clock Frequency
    Time the bus must be free before a new transmission can start
    Hold time start condition. After this period the first clock pulse is generated.
    The LOW period of the clock.
    The HIGH period of the clock.
    Setup time for start condition. (Only relevant for a repeated start condition.)
    Hold time DATA
    for CBUS compatible masters.
    for SMBus devices
    DATA input set-up time
    Rise time of both SDATA and SCLK inputs
    Fall time of both SDATA and SCLK inputs
    Set-up time for stop condition
    4.0
    Description
    Min.
    0
    4.7
    4
    4.7
    4
    4.7
    5
    0
    250
    1
    300
    ns
    s
    ns
    s
    Max.
    100
    Unit
    kHz
    s
    s
    s
    s
    s
    s
    t
    17
    t
    18
    t
    19
    t
    20
    Switching Waveforms
    Duty Cycle Timing
    t
    1B
    t
    1A
    CPUCLK Outputs HIGH/LOW Time
    t
    1C
    V
    DD
    OUTPUT
    0V
    t
    1D
    All Outputs Rise/Fall Time
    V
    DD
    OUTPUT
    0V
    t
    2
    t
    3
    t
    2
    t
    4
    Rev 1.0, November 25, 2006
    Page 13 of 18

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