CY28159
时钟发生器的ServerWorks的总冠军芯片组
应用
1CY28159
特点
•八个CPU的差分时钟输出
•一个PCI输出
•一个14.31818 MHz参考时钟
•两个48 MHz的时钟
表1.频率选择
SEL 100/133
0
0
0
0
1
1
1
1
S0
0
0
1
1
0
0
1
1
S1
0
1
0
1
0
1
0
1
的CPU （0： 7 ），则CPU ＃（0 ：7）
100兆赫
100兆赫
100兆赫
高阻
133.3MHz
133.3MHz
200MHz
不适用
3V33
33.3MHz
33.3MHz
关闭
高阻
33.3MHz
33.3MHz
33.3MHz
不适用
48M(0,1)
48兆赫
关闭
关闭
高阻
48兆赫
关闭
48兆赫
不适用
笔记
正常工作
测试模式（推荐）
测试模式（可选）
高阻输出全部
可选
可选
o7ptional
版权所有
•所有输出符合Intel
®
特定网络阳离子
??外部电阻的电流基准
??选择逻辑差分摆幅控制，测试模式，
HI- Z，断电和扩频
• 48引脚SSOP和TSSOP封装
表2中。
框图
引脚配置
3V33
VDD
48M0/S0
48M1/S1
VSS
VDD
CPU0
CPU0#
VSS
CPU1
CPU1#
VDD
CPU2
CPU2#
VSS
CPU3
CPU3#
VDD
REF
SSCG ＃
VSS
XIN
XOUT
VDD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
SEL100/133
VSS
VDDA
VSSA
PD ＃
VDD
CPU4
CPU4#
VSS
CPU5
CPU5#
VDD
CPU6
CPU6#
VSS
CPU7
CPU7#
VDD
MULT0
MULT1
VSS
VSSA
IREF
VDDA
XIN
XOUT
MultSel （0： 1）
I_REF
OSC
VDDI
I
控制
REF
的CPU （0： 7）
CPU （ 0 ： 7 ） ＃
SSCG ＃
SEL100/133
VCO
48M(0,1)/S(0,1)
PD ＃
S(0,1)
VDDL
3V33
VSSL
1.0版， 2006年11月24日
2200 LAURELWOOD路，圣克拉拉， CA 95054
联系电话： （ 408 ） 855-0555
传真： （ 408 ） 855-0550
CY28159
VSSI
第12页1
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